2. JESD204B物理层：高速串行链路、LVDS/CML电平、PCB设计要点
物理层，说白了就是信号从芯片管脚飞到对面芯片管脚这一段路。JESD204B 跑的是高速串行数据——常见速率 6.25Gbps、12.5Gbps 甚至更高。你想想看，这么高的速率，任何一点小失误都能让链路直接罢工。我在项目里就吃过这个亏，眼图闭着，数据抓不到，最后发现是 AC 耦合电容焊错了封装……今天就带你把这部分的坑一个一个填上。
2.1 物理层为什么是第一个坎？
JESD204B 的物理层本质上就是一条高速串行链路。速率上去了，信号完整性（SI）问题全来了。反射、串扰、抖动、损耗……每一个都可能把链路打趴下。我个人习惯，拿到新板子第一个动作就是测眼图——眼图没睁开，后面协议层怎么折腾都是白费。
核心指标： 眼高 ≥ 200mV（对 CML），眼宽 ≥ 0.5 UI；抖动 RMS ≤ 0.05 UI。实测不合格直接排查 PCB 和连接器。
2.2 高速串行链路——信号完整性的硬仗
2.2.1 差分阻抗
JESD204B 要求差分对阻抗 100Ω ±10%。你想想看，PCB 上的走线宽度、间距、介质厚度都会影响这个值。我做过一个 12.5Gbps 的项目，因为叠层微调，阻抗跑到了 110Ω，结果眼图塌了一半——后来用 Polar 软件重新算了一遍，才把阻抗压回 100Ω。
常用计算公式（近似）：
Z_diff = 2 × Z_single × (1 - 0.48 × e^(-0.96 × s/h))
其中：
Z_single —— 单端阻抗（一般 50Ω）
s —— 线间距
h —— 介质厚度💡 小技巧： 走线时保持等长，但要避免“蛇形线”太密——耦合会改变特性阻抗。我一般让蛇形线段间距 ≥ 3 倍线宽。
2.2.2 预加重与去加重
芯片端通常会提供预加重（pre-emphasis）或去加重（de-emphasis）功能。说白了，就是发射端主动补偿信道的高频损耗。举个实际例子：6Gbps 时，30 英寸的 FR4 走线会让信号衰减 6dB 以上，预加重可以把第一比特幅度拉高，抵消部分损耗。
设置多大合适？——看芯片手册的推荐值，然后根据眼图微调。我记得有一次调一个 12.5G 参考设计，芯片默认去加重 -3.5dB，眼图还是不达标，手动改成 -5dB 后瞬间打开。
2.2.3 AC 耦合电容
JESD204B 要求每个差分对之间串联 AC 耦合电容。电容值选 0.1μF 还是 0.01μF？
- 电容太小 → 低频截止频率高，影响码型中的长连“0”或“1”。
- 电容太大 → 封装自谐振频率低，高频链路损耗大。
我个人推荐 0.1μF 的 0402 或 0603 封装，X7R 材质。注意额定电压 ≥ 16V，避免偏压导致容量下降。
⚠️ 避坑： 我曾经在 6.25Gbps 链路中使用两个串联电容（0.1μF + 0.01μF）想拓宽带宽——结果产生谐振峰，眼图直接塌了。一个电容足矣！
2.3 LVDS 与 CML —— 两种主流电平标准
JESD204B 接口通常有两种电平选择：LVDS 和 CML。两者差异很大，选错会导致共模电平不匹配，甚至烧坏驱动芯片。
| 参数 | LVDS | CML |
|---|---|---|
| 差分摆幅 | 350mV（典型） | 800mV（典型） |
| 共模电压 | 1.2V（3.3V 供电） | Vcc - 0.3V（通常 1.8V 或 2.5V） |
| 功耗 | 低（约 1mW / 对） | 中（约 5~8mW / 对） |
| 最高速率 | 通常 ≤ 2Gbps | 可达 28Gbps+ |
| 端接方式 | 100Ω 差分端接，无需拉偏 | 50Ω 到 Vcc，需共模调谐 |
怎么选？——低速（≤ 3.125Gbps）且功耗敏感的器件，比如某些 ADC 的 SYNC 信号会用到 LVDS；高速数据通道几乎全是 CML。我见过有人误把 LVDS 接收器接 CML 驱动器——共模差了 0.6V，信号直接削顶。
经验谈： 如果你用 FPGA 接收 JESD204B 数据，留意 Bank 的 VCCO 电压。Xilinx GTH 要求 CML 共模在 0.8V ~ 1.2V 之间；接错了需要外接电阻网络做电平转换。
2.4 PCB 设计——打造一条干净的“高速公路”
2.4.1 层叠结构
高速信号需要完整的参考平面。我的经验：4 层板勉强跑 3.125Gbps；6 层及以上才能跑 6.25Gbps+。推荐叠层：
- TOP —— 信号层（差分对）
- GND2 —— 地平面（紧耦合，距离 ≤ 5mil）
- VCC —— 电源层
- GND3 —— 地平面
- SIG4 —— 信号层（低速/控制）
- BOT —— 信号层（备用）
2.4.2 走线长度匹配
一组 JESD204B 通道通常有 4 对差分线（DATA0~DATA3）加 1 对 SYSREF。不同 lane 之间走线长度差 ≤ 5mm，同一 lane 内的 P/N 差 ≤ 1mm。为什么？——SYSREF 与 DATA 之间相位偏差过大会导致确定性延迟（DAD）出错。
💡 实测方法： 用 TDR 量取每对线的延时差，超出范围就在 PCB 上切铜皮加长。我曾在改版前用飞线救火，但那是临时方案，量产必须重画。
2.4.3 过孔与连接器
每对差分线经过的过孔 ≤ 2 个，且需放置相邻 GND 过孔提供回流路径。SMP 连接器的焊接焊盘要优化阻抗——连接器厂商一般提供 footprint 推荐，照着焊就行。
2.4.4 电源去耦
JESD 发送器和接收器对电源噪声非常敏感。去耦电容布局原则：
- 每个 VDD 管脚放一个 0.1μF 电容，距离 ≤ 50mil
- 板级再分布 1μF、10μF 各一到两个
- 远离大电流开关电源的切换节点
⚠️ 教训： 我以前一个 10Gbps 链路老出随机误码，翻来覆去找不到原因。最后用近场探头一照——电源纹波 80mVpp，刚好是板上 DC-DC 的开关频率。换上 LDO 后，误码率直接降到 10⁻¹⁶ 以下。
2.5 物理层故障快速排查清单
现场遇到链路不通，按这个顺序查，能省下一半时间：
- 🔍 直流检查：差分线的 + 和 - 是否短接？耦合电容是否开路？
- 📐 阻抗测试：用 TDR 看阻抗曲线，100Ω ±10% 以内。
- 👁 眼图观测：数据速率 × 2 的谐波处看眼图是否打开。
- 📈 S 参数：使用矢量网络分析仪测 Sdd21，-3dB 带宽至少达到奈奎斯特频率。
- 🔄 调预加重/去加重：从芯片手册推荐值开始，逐步增减。
嗯，物理层是 JESD204B 最底层、也最容易被忽视的部分。但你把上面这些点都扎扎实实做好，后面链路层、传输层的排查就会轻松得多。记住一句话：眼图不好，协议白搞。