JESD204B物理层接口：电气特性与差分对
聊到JESD204B链路的物理层，说实话，很多工程师一开始容易轻视它。大家总觉得“不就是走个差分线嘛，跟USB、PCIe能有多大区别？”嗯，我当年就是这么想的。直到有次调试一个高速ADC采样板，眼图一塌糊涂，数据全是误码，最后才发现是发送端共模电压偏了那么一点点——那一次让我老老实实重新翻了一遍规范里的电气参数表。
这章我就带你把物理层接口的关键参数和设计要点过一遍。弄明白这些，调试阶段能省下大量抓头皮的时间。
核心差分标准：CML、SLVS与LVDS
JESD204B物理层并没有规定死必须用某种具体的差分逻辑电平，而是给了一组必选和可选的标准。绝大多数实际项目里，你碰到的主要是三种：CML（电流模式逻辑）、SLVS（可调低摆幅差分信号）以及LVDS（低压差分信号）。我自己的项目经验里，CML在高速场景（12.5 Gbps以上）几乎是一统天下的，而SLVS在功耗敏感的中低速链路里越来越流行。
| 标准 | 输出电压摆幅（V_od） | 共模电压（V_cm） | 典型数据速率范围 | 我的个人评价 |
|---|---|---|---|---|
| CML | 400-800 mV（p-p） | 依据负载（通常0.8-1.2 V） | 1.6 Gbps ~ 12.5+ Gbps | 高速场景首选，驱动能力强 |
| SLVS | 200-400 mV（p-p） | 200-400 mV（可调） | 1.6 Gbps ~ 6.4 Gbps | 低功耗，近年新器件用得越来越多 |
| LVDS | 250-400 mV（p-p） | 1.125-1.375 V | 最高约3.2 Gbps | 经典成熟，带宽受限，新设计慎选 |
选择哪种差分标准，主要看你芯片手册的支持情况和目标码率。比如你手上的ADC输出最大12.5 Gbps，那几乎肯定是CML。别硬拿LVDS去跑8 Gbps——我以前真见过有人看错手册这么干，结果信号根本睁不开眼，调试了两周才发现问题。你想想看，是不是很亏？
差分对关键电气特性
不管用哪种标准，有几个共性的电气参数你必须盯牢。这些参数决定了链路能不能稳定建立物理连接（即SYNC_IN和SYNC_OUT交互之前的基础）。
- 差分输出摆幅（V_od）：发射端在100 Ω差分负载上的峰峰值电压。摆幅太小，接收端灵敏度不够；摆幅太大，带来EMI和反射问题。我个人习惯留10%的裕量，让眼图有呼吸空间。
- 共模电压（V_cm）：差分信号两条线之间的直流平均电压。这个值必须严格匹配收发两端，否则会产生直流偏移电流。我记得在TI的某款ADC数据手册里看到过，共模电压差了50 mV以上，误码率直接跳一个数量级。
- 差分输入阻抗（R_in, Z_in）：接收端从差分对看向芯片的阻抗。JESD204B规范要求接收端的差分端接电阻为100 Ω ±10%。实际上很多芯片内部已经集成了端接，外部不需要再加电阻。但如果你用分立端接，阻值一定要精准——我曾因为用了±5%的0402电阻，导致反射系数恶化，链路在6.4 Gbps下频繁失锁。
- 回波损耗（RL）：这个指标容易被忽略。回波损耗反映了阻抗不匹配造成的反射能量。JESD204B规范明确要求：在基频f_baud到3*f_baud范围内，单端回波损耗大于-10 dB，差分回波损耗大于-7 dB。你想想，要是PCB走线阻抗控制不好，回波损耗会快速变差。
每次画完JESD204B高速通道的PCB，我都会列一个表对照检查：差分阻抗100 Ω ±5% 实测了吗？共模电压范围覆盖芯片全程工作温度了吗？V_od有没有留10%降额？别笑，这几个问题救过我好几次流片回来的板子。
硬件布局与布线避坑指南
物理层接口最终要靠PCB走线来实现。以下是几个我踩过的坑，一个个说给你听。
- 差分对内等长不是“差不多”：JESD204B链路速率12.5 Gbps时，一个UI（单位间隔）只有80 ps。内部时延差超过15 ps就会造成明显的码间干扰。所以我做Layout时，对内等长公差一般定在5 mil以内——这不是什么规范要求，纯粹是实践中磨出来的经验值。
- 差分对之间尽量包地：尤其当多通道ADC同时工作时，相邻差分lane之间的串扰是真实存在的。我说的包地不是简单画根GND铜皮，而是在lane两侧每隔1/10波长加一组紧耦合地孔。我曾经试过不加这些地孔，结果通道隔离度在5 GHz处掉了8 dB，眼图闭合严重。
- AC耦合电容选型：几乎所有JESD204B收发端之间都需要AC耦合电容。注意这里有一个细节：电容封装尺寸越小，自谐振频率越高。对于12.5 Gbps的信号，我强烈推荐使用0201封装，容值0.1 µF的MLCC。0402的寄生电感太大，在10 GHz附近会形成串联谐振，把你信号直接吃掉一块。
不要为了省成本省掉AC耦合电容两端的回流地过孔。这个过孔的作用是让信号的回流路径连续。我曾经见过一块板子，为了布线方便，在电容焊盘下方直接掏空了参考地平面——结果眼图测试时，那个位置的阻抗突跳到了150 Ω。辛辛苦苦调整的匹配全白费。
物理层接口知识体系
下面这张图是我根据多年项目经验整理出来的结构图，你可以把它当作一个快速导航：从顶层标准到底层物理实现，我把关键节点串在了一起。建议你每次设计链路时先对着这张图自检一遍，能少走很多弯路。
说白了，物理层接口这部分没有捷径，每一步都得靠实测数据说话。我在项目里养成了一个习惯：拿到新板子后第一时间上TDR测差分阻抗，再拿高速示波器看眼图模板。这两步走完，我基本就能给链路质量做个八成的判断了。希望你们也别等到量产测试时才回来看物理层问题——那会儿再改板子，成本就高了。