3. 信号完整性基础：传输线理论
做硬件设计这些年，我见过太多工程师在低频时代“一招鲜吃遍天”，到了高速信号面前就抓瞎了。为什么？因为导线不再是导线了。
当信号的上升沿足够快，一根普通的PCB走线瞬间就变成了一个“传输线系统”。你想想看，信号在线上不是瞬间到达的，而是像水波一样，一点一点往前推。这其中的门道，就是传输线理论要讲的核心。
3.1 什么时候要把它当传输线看？
这个问题很关键。不是所有走线都要当传输线处理。我个人的习惯判断标准很简单：当走线长度大于信号上升沿对应电气长度的 1/6 时，就不能再把它当成理想导线了。
举个例子，一个 1ns 上升沿的信号，在 FR4 板材上的传播速度大约为 6 in/ns。那么 1/6 就是 1 英寸。也就是说，只要走线超过 1 英寸（约 2.5cm），你就必须把它当成传输线来设计。
现在主流芯片的上升沿普遍在 0.5ns~1ns 之间。随便算一下，临界长度都在 1-2 英寸左右。
所以，别犹豫。只要是高速信号，直接按传输线理论来设计，省心。
3.2 特性阻抗——传输线的身份证
传输线最核心的特征就是特性阻抗（Z₀）。它不是一个电阻，而是高频下传输线对行波呈现的阻抗特性。
为什么说它是“身份证”？因为它完全由传输线的物理结构和材料决定，和信号频率、走线长度都没关系。
常见的传输线结构有几种，我整理了个表供你参考：
| 传输线类型 | 结构描述 | 典型 Z₀ 范围 | 常见应用 |
|---|---|---|---|
| 微带线 | 顶层走线，底下是参考层 | 50~75Ω | 表层走线，最常见 |
| 带状线 | 内层走线，上下都有参考层 | 50~65Ω | 内层走线，抗干扰好 |
| 共面波导 | 表层走线，两侧铺地 | 40~80Ω | 高密度板或 RF |
| 差分对 | 两根平行走线 | 差分 100Ω / 90Ω | USB、HDMI、PCIe |
影响特性阻抗的几个关键因素：
- 线宽 (W)： 线越宽，Z₀ 越小。
- 介质厚度 (H)： 走线到参考层的距离越近，Z₀ 越小。
- 介电常数 (εᵣ)： εᵣ 越大，Z₀ 越小。
- 铜厚 (T)： 影响相对较小，但高频时不能忽略。
在叠层设计时发现微带线阻抗算出来是 49.8Ω，觉得挺准的。结果板厂反馈说线宽太细，工艺做不了。
所以，设计阻抗时一定要留裕量，并且提前和板厂确认工艺能力。
3.3 信号反射——高速信号的“回音”
信号在传输线上传播，碰到的最大问题是反射。
为什么会反射？说白了，就是因为阻抗不连续。信号跑着跑着，突然发现前面的路宽了（阻抗变高）或窄了（阻抗变低），一部分能量就会被弹回去。
反射系数（Γ） 描述了反射的程度：
Γ = (ZL - Z₀) / (ZL + Z₀)
三种基本情况：
- ZL = Z₀： Γ = 0，完美匹配，无反射。这是我们追求的理想状态。
- ZL → ∞（开路）： Γ = 1，信号全反射，幅度加倍。
- ZL = 0（短路）： Γ = -1，信号全反射，幅度反相。
反射在时域上的表现是什么？ 就是过冲、下冲、振铃。信号质量一下就变差了。
曾经有一个 DDR3 的项目，数据线眼图打不开。查了半天，发现是 T 型分支拓扑的走线，分支处阻抗突变，反射信号全叠加到接收端了。后来改成 Fly-by 拓扑，眼图就完全正常了。
所以，拓扑结构很多时候决定了反射能不能被消化掉。
3.4 串扰——走线之间的“悄悄话”
除了反射，传输线之间还会互相“串话”。你在这根线上跑信号，旁边的线上会感应到耦合的能量。这就是串扰（Crosstalk）。
串扰分为两种：
- 容性串扰（电场耦合）： 距离越近，耦合电容越大，串扰越强。
- 感性串扰（磁场耦合）： 电流变化越快，互感引起的串扰越大。
减少串扰的几个常用措施：
- 拉开间距： 3W 原则（间距 ≥ 3倍线宽）是常用的经验值。
- 加地线隔离： 在敏感信号之间加一条地孔密集的 GND 走线。
- 减小平行长度： 两条信号线不要走太长的平行距离。
- 换层： 不同层的走线，串扰小很多。
在布局阶段就把模拟小信号和数字大信号彻底分开。不要指望在后期靠走线间距来解决，源头分开才是最简单的处理方式。
3.5 本章知识体系图
我把传输线理论的核心内容整理成了一张图，方便你记忆和理解。
这张图里，我把传输线理论拆成了几个核心模块。从判断条件往下，一边是特性阻抗和反射，另一边是串扰。对应的工程做法也都列出来了。你对着这个结构去学习，思路会清晰很多。
平时看波形，遇到振铃或过冲，第一反应就该是：这段走线阻抗匹配吗？是不是有反射？旁边有没有平行信号干扰我？
嗯，传输线理论是信号完整性的地基。这块搞明白了，后面整改 EMI 和处理其他 SI 问题，都会顺手很多。