传输线理论回顾：特性阻抗、反射、信号传播速度

做高速串扰排查，你得先把传输线那几个核心参数吃透。很多人一上来就怼串扰，结果发现其实是阻抗不匹配、反射打回来的噪声混在里面。说白了，串扰不是孤立的——它跟传输线的特性紧紧绑在一起。

我个人习惯，每次接手一块新板子，都会先问自己三个问题：这根线的特性阻抗是多少？源端和负载端匹配了吗？信号的传播速度是多少？这三个问题捋清了，串扰分析的底子才算打好。

1. 特性阻抗：线不是“通的”就行

嗯，这里要注意。在直流电路里，一根导线就是通路，没什么阻抗概念。但在高频下，信号走的是电磁波，线本身就有分布电感和分布电容。特性阻抗就是这俩的平方根比值。

Z₀ = √(L / C)

我第一次搞高速项目时，以为 50Ω 就是随便画条线。结果板子回来后信号眼图烂成一团，后来发现线宽和参考层距离没算好，实际阻抗跑到了 70Ω。那叫一个惨。所以现在我做 PCB 设计前，都先跟板厂要来材料的介电常数和叠层结构，用 Polar Si9000 或 HyperLynx 算一遍。

常见的特性阻抗值：

2. 反射：信号“撞墙”了

想象一下，信号沿着传输线跑，突然遇到阻抗变化点——就像人跑步撞到一堵墙，一部分能量弹回来。这个弹回来的东西就叫反射波。

反射系数 ρ 的公式很简单：

ρ = (Z_load - Z₀) / (Z_load + Z₀)

Z_load 是负载端的输入阻抗，Z₀ 是传输线特性阻抗。如果 Z_load = Z₀，ρ = 0，没有反射——完美匹配。如果 Z_load 开路（无穷大），ρ = +1，信号全反射回来。如果短路（0Ω），ρ = -1，反相全反射。

反射带来的直接问题是：前向波和反射波叠加，导致信号出现过冲、下冲、振铃。我在测试一块 PCIe Gen3 板卡时，发现眼图在中间交叉点附近有台阶，追查下来就是负载端没做端接匹配，反射严重。加了对地 50Ω 电阻后，眼图立刻干净了。

你想想看，如果一根总线中有多根线，某根线上出现反射，噪声会通过容性耦合或感性耦合跑到相邻线上——这就是二次串扰。所以先把反射处理掉，串扰排查才有效。

3. 信号传播速度：别忽版图的“隐形延时”

信号在 PCB 中传播，不是光速。因为板材有介电常数 εᵣ，实际速度比真空光速 c 慢。

v = c / √εᵣ

换算一下，信号在 FR4 中每英寸的延时大约是 1.66 ns 左右（实际受线型影响，微带线快一点，带状线慢一点）。我记得有一次帮同事排查 DDR3 时序问题，读写 DQ 的飞行时间总是不对，最后发现是两根线的走线长度差 200 mil，但因为在不同层（εᵣ 等效值不同），延时差比预想大了一倍。

传播速度还直接影响串扰的“耦合窗口”。两平行走线，信号边沿越快（上升时间短），串扰噪声能量越集中在前沿和边沿处。如果两条线的传播速度不一致（比如走线层不同），峰值的对齐程度也会变化。

4. 三者关系：一张图讲清楚

下面我画了张关系图，把特性阻抗、反射、传播速度拎到一条传输线上来看。你跟着箭头捋一遍，就明白它们怎么互相影响的。

5. 实战回顾：用一次 DDR 问题串起三个概念

去年我调一块 8 层板，DDR4 时钟信号眼图闭合严重。一开始怀疑串扰，但我先查了传输线。

1. 特性阻抗： 用 TDR 一扫，时钟线阻抗在 45~70 Ω 之间乱跳——参考层被电源平面分割了。重新调整走线层，避开分割区，阻抗稳定到 51 Ω 左右。
2. 反射： 负载端没端接，反射系数 ρ ≈ (∞−50)/(∞+50) = 1，几乎全反射。加了 49.9Ω 下拉到地，反射基本消失。
3. 传播速度： 两根时钟线长度差只有 50 mil，但内层 εᵣ 比表层高，实际延时差达到 25 ps——刚好落在 DDR4 的 0.5UI 裕量边缘。等长规则只算长度没考虑 εᵣ，算我疏忽。

改完这三项，眼图直接打开。你看，这三个参数是串扰排查的前置条件——它们没处理好，串扰分析都是白搭。