📚 课程目录第2章抓包原理基础

抓包原理基础：示波器、逻辑分析仪的采样与带宽

各位同仁好。很多人觉得抓包就是拿个探头往板子上一戳，屏幕出波形就完事儿了。嗯，真这么简单就好了。我见过太多项目因为没搞懂抓包设备本身的局限，把假波形当真，最后费了几个月去查一个根本不存在的“问题”。

这一节咱们聊透两个核心设备：示波器和逻辑分析仪。它们怎么把物理量变成数字点？带宽到底意味着什么？这些东西搞不明白，你的抓包结果可信度会大打折扣。

示波器：电压世界的时间切片机

实时采样 vs 等效时间采样

先说实时采样。示波器在一个触发事件后，以固定时间间隔连续采集电压值。所有现代数字示波器都靠它工作。但有个坑——采样率不够时，波形会严重失真。

我曾经用一台 1GSa/s 的示波器看 200MHz 时钟，一看眼图不错，结果板子上跑起来老出错。后来换了 4GSa/s 的机器才发现，那时钟抖动早就超标了，只是低采样率把它“平滑”掉了。

等效时间采样呢？它针对重复性信号，每次触发只采一个点，多次触发拼出完整波形。好处是等效采样率能远高于实时采样率。但注意——它只适用于周期重复信号，且对触发抖动敏感。我做高速串行总线调试时很少用它，因为多数协议有随机抖动，等效时间法会模糊掉真实抖动信息。

采样方式	适用信号	典型采样率	局限
实时采样	单次、非重复或随机信号	可达几十GSa/s	ADC位数限制噪声，波形重建算法有伪影
等效时间采样	重复周期信号	等效可达 THz 量级	无法捕捉抖动，触发质量决定精度

我的经验：遇到 100Mbps 以上的数字总线，实时采样率至少要到信号最高频率的 5 倍。比如一条 200MHz 时钟，5 倍就是 1GHz 采样率，但建议留余量到 2.5GSa/s 以上。

采样率与带宽的关系

很多人以为采样率越高带宽就越大。错。采样率决定的是时间轴分辨率，带宽决定的是你能看到多快的信号变化。典型规则：采样率至少是带宽的 2.5 倍（奈奎斯特采样定理的工程余量版本）。

举个例子：一台标称 500MHz 带宽的示波器，如果它只给 1GSa/s 的采样率，那你测 500MHz 正弦波勉强还行，测数字信号就完蛋了——数字信号的谐波成分远高于基频。我测过一个 1Gbps 的 LVDS 信号，用 500MHz 带宽、2.5GSa/s 的示波器，看到的上升沿大概有 100ps，但换上 2GHz 带宽的机器，实际上升沿只有 40ps。差了 2.5 倍。

  带宽与上升时间换算公式（经验值）：  

  tr（10%-90%）≈ 0.35 / 带宽  

  例如 1GHz 带宽示波器，最快可测的上升沿约 350ps。如果信号真实上升沿只有 200ps，那示波器会把它展宽到 350ps 左右，你看到的全是假信息。

逻辑分析仪：数字世界的同步捕手

同步采样 vs 异步采样

逻辑分析仪不关心模拟波形，只认 0 和 1。它的采样方式主要有两种：

同步采样：用被测系统的时钟作为采样时钟。每次时钟沿到来时，逻辑分析仪锁存当前电平。这种方式最常用在 SPI、并行总线等有时钟随附的场景。我调过一个 MIPI D-PHY 的板子，就是用逻辑分析仪的同步模式，跟 D-PHY 的 LP 时钟沿同步抓包，一抓一个准。
异步采样：逻辑分析仪用自己的内部时钟去超采样。优点是无需被测时钟，但必须保证采样率是信号速率的好几倍（通常 10 倍以上），否则边沿判断会乱。我踩过一个坑：用 100MHz 异步采样去抓 50Mbps 的 UART，结果毛刺被误认为有效电平，解码全错。后来改成 400MHz 采样才稳定。

采样模式	时钟来源	适用场景	关键指标
同步采样	被测系统时钟	有时钟的总线（SPI、并行）	建立/保持时间、输入阈值
异步采样	逻辑分析仪内部时钟	无时钟信号、异步协议（UART、CAN）	采样率（至少5x数据速率）

要注意：逻辑分析仪的输入阈值电压是固定的（如 1.5V TTL、0.7V CMOS 等）。如果被测信号的幅度太低或共模偏移，逻辑分析仪可能始终读到 0 或 1，抓包结果全是错的。我会先拿示波器看一眼实际摆幅，再选逻辑分析仪的阈值档位。

带宽、采样率、存储深度：三角博弈

设备选型时，这三者互相牵制。你不可能要超宽带宽、超高采样率、超大存储深度还便宜。举个例子：

你抓一段 10ms 的 I²C 波形，信号速率只有 400kHz，那 100MSa/s 加上 1Mpts 存储深度就够了。
但要抓 1Gbps 的高速串行眼图，带宽得上 2GHz，采样率得上 5GSa/s，存储深度至少要 10Mpts 才能看够码型。

我见过有人买了一台顶级 8GHz 示波器，结果发现单通道只有 10Mpts 存储，想分析 10ms 长码型时因为采样率被自动降低，波形变形。所以选购时一定把三个参数一起考虑。

  工程经验速查：

  ● 数字信号抓包：逻辑分析仪采样率 ≥ 5 × 数据速率

  ● 模拟信号眼图：示波器带宽 ≥ 信号基频 × 3（建议 ×5）

  ● 存储深度（pts）≥ 采样率 × 抓包时长

  满足这三条才有资格谈精度，否则就是看着假波形自我安慰。

几个实际工程中的避坑提醒

带宽不是越高越好。过高的带宽会引入更多噪声，导致眼图闭合更快。选刚好够用再加 20%~30% 余量的就行。
我用等效时间采样抓过一次 PCIe Gen3 的 repeating pattern，看起来眼图特别干净，结果拿实时采样一看，抖动全被平均没了。从此我对等效时间法格外谨慎。
逻辑分析仪的探头容性负载别忘了。很多低价逻辑分析仪探头有 20pF 的输入电容，挂在 100MHz 的时钟线上直接拉低幅度。我推荐用有源探头或者尽量靠近信号源抓。
存储深度不足时，示波器会自动降低采样率。你以为在 10GSa/s 下抓 1M 点，实际可能只有 500MSa/s。机器上显示的采样率多数是“当前可用值”，而不是你设的目标值。要盯着屏幕角落的采样率更新。

曾经有个教训：我用一台 4通道的示波器同时抓 DDR 的 DQS 和 DQ，因为开启了全部通道，每个通道采样率只剩 1.25GSa/s。结果看到的建立时间始终不满足 spec，折腾了两周，最后发现是采样率不够导致边沿位置偏移。从此我习惯在测量前先确认当前通道的采样率是否足够。

一个小结思路

抓包设备不是“通吃”的。示波器看模拟质量，逻辑分析仪看数字序列，两者配合才是王道。你想想看：如果先拿示波器确认信号幅度、上升时间都 OK，再用逻辑分析仪按采样规则去抓协议层，那出来的数据才可能真实。