📚 课程目录第4章逻辑触发

4. 逻辑触发：与门、或门、与非等逻辑组合

聊完了边沿触发和脉宽触发，咱们得进入一个更有意思的领域——逻辑触发。说白了，就是让示波器根据多个信号之间的逻辑关系来决定什么时候抓波形。你想想看，单看一根线的跳变已经不够用了，很多时候问题就藏在两根、三根甚至更多信号线的组合行为里。

我个人习惯把逻辑触发叫做“硬件级别的 if 语句”。它不经过软件处理，直接由硬件电路判断条件是否成立。一旦条件满足，立马触发。速度极快，没有延迟。

逻辑触发，简单理解就是：你告诉示波器，当 A 信号为高、B 信号为低、C 信号刚好出现上升沿时，给我停下来。示波器内部的触发电路会实时监测这几个通道的电平状态，然后按照你设定的逻辑门（与门、或门、与非门等）做判断。

我在项目中遇到过好多次这种情况：一个数字系统莫名其妙地重启。单独看复位信号没问题，单独看电源也没问题。结果我把两个信号同时送进示波器，设了个“与门”触发——当复位为高且电源出现跌落时触发。不到两分钟就抓到了真相：原来是电源纹波刚好在复位释放的瞬间造成了毛刺。

小技巧： 逻辑触发最常用的场景就是排查“组合条件异常”。比如：两个握手信号同时无效、或者某使能信号与时钟边沿出现违规组合。

现代示波器通常支持的逻辑触发类型包括以下几种。我整理了一个表格，方便你对照选择：

嗯，这里要注意一点：大部分示波器的逻辑触发通道是有限的。比如 4 通道示波器，你最多能拿 3 个通道做逻辑输入，剩下的 1 个通道可能得留着看波形。我在调试 SPI 总线时就吃过这个亏——用了 3 个通道做逻辑触发，结果想看的数据通道没地方接了。

这个最常用，也最简单。假设你有一个读写信号 (RD/WR) 和一个片选信号 (CS)。你只想在“片选有效且读信号有效”的时刻捕获波形。那就设置：

这样一来，示波器只在两者同时满足时才触发。效果远比单独用边沿触发来得好，能过滤掉 90% 以上的无关波形。

复杂一点的情况。我曾经调试一个 FPGA 与 DDR 内存的接口，需要捕获“时钟上升沿、命令为写入、片选有效”同时发生的瞬间。这种时候，基本逻辑触发就够用了：

设置步骤（以某主流示波器为例）：

触发类型 -> 逻辑触发
模式    -> AND
通道1  -> CLK (上升沿)
通道2  -> CMD (低电平，表示写入)
通道3  -> CS  (低电平，表示片选有效)
触发条件-> 全部满足时触发

你只要把这三个信号接好，示波器就会精准地在每一次写操作发生时停下。效率极高。

与非门用得少，但一旦用上，往往能解决大问题。我记得有一次，一个系统在“所有中断信号都变为无效”后立刻死机。常规触发根本无法捕获，因为死机前那一刻信号都是正常的。后来我用了与非门：

也就是说，当不是“所有信号都为低”的时候，示波器不触发。一旦所有信号同时变低，立刻捕获。嗯，这个“反逻辑”的思路帮我找到了一个竞态条件导致的故障。

注意： 使用逻辑与非门时，容易搞混触发条件和捕获时机。我的建议是：先用仿真或者低速信号验证一下逻辑关系，确认是你想要的那个“反相”点，再上高速信号调试。

为了让你更直观地理解逻辑触发怎么选、怎么用，我画了张图。它展示了从输入信号到最终触发动作的整个流程：

从这张图你能看到，整个流程其实很简洁。关键在于第三步——怎么设定每个通道的条件。有些示波器允许你按“高/低/上升沿/下降沿”来设置，有些则只能设电平。我建议你翻一下手头示波器的 datasheet，确认它支持到哪种程度。

最后，分享几个我踩过的坑，希望能帮你省点时间：

某通道没接输入信号。 我曾经设了一个三输入与门，结果第三个通道悬空。你猜怎么着？示波器一直在触发，因为悬空引脚感应到了噪声，电平不断变化。后来我把所有未使用的通道都设为“忽略”或者接地，才恢复正常。
逻辑触发的建立时间 (Hold Time) 问题。 有些示波器的逻辑触发电路有微小的延迟。在极高速信号（比如 1Gbps 以上）下，这个延迟会导致触发点与真实事件错位。我之前在调试一个 SerDes 接口时就遇到了，后来改为用边沿触发配合延迟来补偿。
条件设得太宽泛。 比如你用“或门”监控 4 个报警信号，结果是系统正常工作时也频繁触发——因为有些信号在启动阶段会短暂有效。解决办法是加一个“脉宽条件”作为辅助过滤，或者调整触发的“时延”设置。

建议： 刚开始用逻辑触发时，可以先拿一个简单的已知信号验证一下。比如手动产生一个满足条件的组合，看看示波器是否准确触发。确认无误后，再上真实的调试信号。这一步能帮你排除很多设置错误。

逻辑触发说到底，就是让你从“看单根线”升级到“看组合关系”。它跟协议分析仪联动时尤其强大——那边解析出协议层的状态机错误，这边用逻辑触发精准捕获物理层的瞬间。两者互补，调试效率翻倍。