第2章 TDR测量系统组成：总体框图与核心模块
做TDR测量，你得先搞清楚系统里到底有哪些东西在干活。说白了一台TDR仪器就像一支特种部队——各司其职，缺一个环节数据就废了。我刚开始学TDR时，总以为接上探头就能读数，结果测出来一堆莫名其妙的反折，后来才明白是采样头没校准。嗯，这一章咱们就把整条链路拆开看。
2.1 总体框图解读
上面这张SVG图，你看到了几个主要模块。它们按信号流串联：脉冲发生器产生陡峭的阶跃波，经过方向耦合器送到采样头，同时时基单元给采样头提供精确的步进延迟。采样头捕获的波形经ADC数字化，最后在屏幕上显示阻抗-时间曲线。
我个人习惯把TDR系统分成三个域：信号域（脉冲+耦合器+采样头）、时域（时基单元）、计算域（ADC+数字处理+显示）。每个域的错误都会直接反映在阻抗曲线上。我曾在项目中遇到一台老TDR，时基抖动偏大，导致50Ω参考面出现奇怪的波纹，查了两天才锁定是时基单元里的锁相环老化。
2.2 核心模块详解
2.2.1 脉冲发生器
这是TDR的“嘴”。它负责产生一个跳变沿极快的阶跃脉冲，通常上升时间在50ps以内。为什么上升时间这么重要？你想想看，上升时间越短，高频分量越多，空间分辨力越高。比如50ps的上升时间，理论上能分辨约5mm的阻抗不连续点。
- 典型指标：上升时间25ps～150ps，幅度200mV～2V
- 波形类型：阶跃波、差分阶跃波（用于差分TDR）
- 我踩过的坑：曾经用一台便携式TDR测3mm的过孔，上升时间太慢（120ps），结果反射信号被平滑掉了，根本看不到过孔的感性效应。后来换了50ps的脉冲，波形瞬间清晰。
2.2.2 采样头
采样头是TDR的“耳朵”。它采集来自被测件的反射电压波形。采样头的带宽必须足够宽（至少是脉冲上升时间对应截止频率的3倍）。例如脉冲上升时间50ps，其截止频率约7GHz，采样头带宽至少20GHz。
| 参数 | 典型值 | 对测量影响 |
|---|---|---|
| 带宽 | ≥20 GHz | 决定高频反射能否忠实采样 |
| 最大采样率 | 50～100 GSa/s | 等效时间采样后时间分辨率 |
| 输入噪声 | ＜200 μV rms | 影响小反射系数测量重复性 |
注意，采样头前端通常有偏置网络，用于隔离直流偏置。我在校准手册上见过一个案例：用户没预热半小时就测量，采样头内部温度漂移导致基线偏移，误判为阻抗异常。嗯，所以开机后至少等热稳定。
2.2.3 时基单元
时基单元是整个系统的“心跳”。它产生步进延迟信号，让采样头在等效时间域内逐点捕获波形。说白了，就是把高速脉冲“慢动作”播放。时基的步进精度和抖动，直接决定了水平轴的时间标尺准不准。
- 步进方式：数字延迟线或锁相环合成
- 时间分辨率：可达0.1 ps
- 抖动要求：一般＜1 ps rms，否则波形边缘变模糊
2.2.4 显示与处理单元
现代的TDR都用FPGA做实时等效采样，然后通过DSP进行波形平均、去斜率、插值，最后把电压-时间曲线换算成阻抗-距离曲线。这一步里藏着玄机——换算公式最常用的是：
Z(t) = Z0 × (1 + ρ(t)) / (1 - ρ(t))其中ρ(t)是反射系数，Z0是参考阻抗（通常50Ω）。我在做教学演示时，总让学生先用手算几个点，再对比仪器读数，这样对公式的理解才扎实。
2.3 各模块协同要点
几个模块之间必须严格同步信号路径和时基路径的长度。我习惯在系统装配时，确保脉冲发生到采样头的电长度一致，否则会引入系统误差。
- 信号路径：脉冲→方向耦合器→采样头→ADC→处理器
- 时基路径：参考时钟→时基单元→采样头触发口
- 校准要求：系统级校准（开路/短路/负载）需要在同一组模块全链路下进行，不能换根线就重新校准。
好了，这一章的内容就这些。你可以在脑子里过一遍框图，然后去实验室对着仪器认一认各个模块，印象会比光看文字深得多。记住，每个模块的带宽和上升时间要匹配，否则整体性能被最短木板拖垮。