2. 抖动对数字系统的影响——归纳总结

咱们做数字系统的，早晚都会撞上抖动这个鬼东西。说实话，刚入行那会儿，我以为抖动就是时钟边缘的微小晃动，不就是几十皮秒的事嘛，能有多大影响？直到我在一个高速ADC项目中亲眼看到，仅仅20ps的随机抖动让16位精度的数据直接掉了4位——底噪抬高了整整12dB。从那以后，我再也没敢小看抖动的分量。

这一节我们就把抖动对数字系统的影响梳理清楚。你想想看，信号从发射端到接收端，每一级的时钟、数据、控制信号都带点抖动，层层叠加会怎样？

2.1 建立时间与保持时间：最先被扯断的那根弦

一切的根源都在建立时间和保持时间。说白了，寄存器要正确捕获数据，必须在时钟有效沿前后有一段稳定窗口。抖动会把时钟沿的位置随机拉前或推后，等于在缩短这个窗口。

举个例子，如果你的系统时钟抖动是±50ps，而你的建立时间裕量只有80ps，那就意味着有将近40%的概率（具体取决于抖动分布）寄存器会采样到不稳定数据。我曾在一个DDR3接口调试中遇到过：同样的PCB，换了一颗晶振，抖动从30ps涨到55ps，内存读写开始随机出错。换回低抖动晶振，故障立刻消失。

• 建立时间违规：时钟沿提前到来，数据还没稳定，采样值不可预测。
• 保持时间违规：时钟沿推迟到来，数据已经在变化，同样采样失败。

2.2 数据采样错误与误码率（BER）

在高速串行链路中，抖动直接转化为误码。眼图闭合就是最直观的表现。你可以这么理解：当抖动大到一定程度，信号的眼睛就闭上了，接收端的判决器就再也分不清0和1了。

有一个经验公式可以用：

BER ≈ 0.5 * erfc( TJ / (√2 * UI) )

其中TJ是总抖动（Random Jitter + Deterministic Jitter），UI是单位间隔。实际项目中，我们更关心的是抖动容限——接收端能承受的最大抖动。我参与过一个10Gbps SerDes的测试，当注入的抖动超过0.3UI时，BER从1e-12直接崩塌到1e-6。

抖动幅度 (UI)	BER 典型值	系统状态
≤ 0.1	< 1e-15	正常
0.15 – 0.25	1e-12 ~ 1e-9	可工作但脆弱
0.25 – 0.4	> 1e-8	频繁出错
> 0.5	> 1e-5	链路失效

2.3 时钟分配网络：抖动像涟漪一样扩散

时钟树上的每一级缓冲、路由、分频都会引入额外抖动。这些抖动会随着扇出叠加。我清理过一个FPGA设计，就因为时钟使能信号路径上多了一级组合逻辑，导致全局时钟的累积抖动比预期大了70ps，整个系统的时序全部崩盘。

这里要记住两个概念：

• 累积抖动（Accumulated Jitter）：多级级联后，随机抖动按RMS平方和叠加，确定性抖动按幅度线性叠加。
• 周期抖动（Cycle-to-Cycle Jitter）：相邻时钟周期的抖动变化，对PLL锁定效果影响最大。

2.4 对PLL和CDR电路的特殊伤害

PLL本身可以抑制高频抖动，但对低频抖动却无能为力。CDR（时钟数据恢复）也一样。输入端抖动如果超过环路的跟踪带宽，就会导致失锁或者抖动放大。

我曾经测试一款25Gbps CDR芯片，注入一个10MHz的正弦抖动，当幅度达到0.15UI时，CDR输出抖动直接飙到了0.3UI，把自己推向了崩溃边缘。嗯，这就是所谓的“抖动传递”效应。

2.5 对ADC/DAC采样精度的致命打击

采样时钟每抖动1ps，对高频信号造成的电压误差可能达到几个LSB。具体取决于信号斜率。公式很简单：

ΔV ≈ (dV/dt) * Δt

当你采样一个1GHz的正弦波，斜率最大处约为6.28 V/ns（假设满量程2Vpp），1ps抖动就会产生6.28mV的误差——如果ADC是12位、参考电压2V，1LSB只有0.49mV，抖动误差相当于12.8个LSB！直接让信噪比坠毁。

所以高速高精度ADC的时钟源几乎清一色使用低抖动Crystal Oscillator或者经过专用抖动清洁PLL。

2.6 本章知识框架

下面的SVG展示了抖动影响的宏观地图，你可以看到它如何一步步侵蚀系统的核心指标。

2.7 抖动对系统的影响总结

最后咱们做个综合归纳。不管你的系统多大、多复杂，抖动的影响最后都会归结到三个维度：

1. 时序维度：建立/保持时间被压缩，直接导致功能失效。
2. 噪声维度：抖动转化为电压噪声，降低信噪比和有效分辨率。
3. 误码维度：数据判决的边界模糊，BER不可控。

嗯，这一节的内容不浅，但搞清楚了这些，后面学分解算法才会知道为什么要拆、拆什么、拆完怎么用。