📚 课程目录第2章信号完整性与电源完整性基础

第二讲：信号完整性与电源完整性基础

好，我们从第一讲的"什么是信号完整性"开始聊，现在我带你深入一点。

这一讲我们重点说两件事：信号完整性和电源完整性。说白了，一个是把信号好好地送过去，另一个是把电好好地送过去。

你可能会问，这俩不是一回事吗？其实不是。但它们的关系又非常紧密，我习惯把它俩比喻成一个硬币的两面。信号出问题了，很多时候根源在电源上。反过来也一样。

核心观点：SI 和 PI 是高速 PCB 设计的两大支柱。忽略任何一个，都可能让你的板子"看起来通"但"跑不起来"。

我们先看核心的知识体系，再一个个拆解。

什么是信号完整性？

信号完整性，英文叫 Signal Integrity，简称 SI。

简单的说，就是信号在走线上从驱动端到接收端，波形是否保持了我们想要的样子。嗯，这里要注意，不是"通不通"的问题，而是"好不好"的问题。

我曾在一个项目中遇到一个案例：板子功能完全正常，但跑到 400MHz 时就开始随机死机。查了三天，发现是一根地址线的过冲太大了。这就是典型的 SI 问题。

几个必须知道的基础术语

刚开始接触 SI 分析时，看到一堆术语很头疼。我帮你梳理四个最重要的。

术语	含义（一句话总结）	典型影响
特性阻抗	信号在传输线上感受到的瞬时阻抗	不匹配就反射
反射	阻抗不连续处，部分能量弹回来	过冲、振铃
串扰	一根线"串"到另一根线的噪声	误触发
时延	信号从起点到终点的时间	时序偏差

你想想看，这四个概念几乎能解释 90% 的 SI 故障。后面我们会挨个展开讲，现在先有个框架。

阻抗控制，说白了就是控尺寸

阻抗控制是我在做高速设计时特别在意的事。为什么？因为它直接决定了信号有没有反射。

传输线的特性阻抗公式大家可能都见过：

对于微带线（表层走线）：
Z₀ ≈ 87 / √(εr + 1.41) × ln(5.98H / (0.8W + T))

对于带状线（内层走线）：
Z₀ ≈ 60 / √εr × ln(4H / (0.67π × (0.8W + T)))

符号说明：
  Z₀ = 特性阻抗（Ω）
  εr = 介电常数
  H  = 介质厚度（mils）
  W  = 线宽（mils）
  T  = 铜厚（mils）

我记得刚参加工作那会儿，觉得这公式太复杂，懒得记。后来有一次按经验值做了一版板子，以为妥妥的 50Ω，结果测出来只有 42Ω。

为什么会有偏差？因为板材的实际 εr 和叠层厚度跟理论值有差异。从那以后，我设计时都会要求板厂提供叠层计算表。

我的习惯： 在设计阶段，一定要求板厂给出他们的阻抗控制参数，别自己猜。不同厂家、不同树脂体系的 εr 差别不小。

阻抗控制的核心参数表

做 50Ω 单端走线时，我常用的参考参数如下（假设 1oz 铜，εr=4.2）：

走线层	到参考平面距离 H	线宽 W	铜厚 T	理论 Z₀
表层（微带）	4 mils	7.5 mils	1.4 mils	约 50 Ω
内层（带状）	4 mils × 2	5.0 mils	1.4 mils	约 50 Ω

嗯，这只是参考。实际得根据你的叠层、板材和铜厚来计算。

电源完整性：被低估的"隐形杀手"

说完了 SI，咱聊聊 PI，也就是电源完整性。

很多人做设计时，总想着把信号走线理清楚就好，电源嘛，铺个铜，多加几个电容不就行了？其实没那么简单。

我曾经遇到一块板子，信号测量单点都合格，但整机测试就掉链子。折腾了好久才定位到原因：PDN 阻抗在某个频率点出现了尖峰，导致电源噪声串到了敏感信号上。

你看，这就是 PI 问题伪装成了 SI 问题。

PDN 阻抗的概念

PDN（Power Delivery Network）的目标，就是给芯片提供稳定、干净的电压。

PDN 阻抗的公式很简单：

Z_PDN(f) = R + j(2πfL - 1/(2πfC))

这个公式告诉我们：

低频段：由 VRM 和电容主导，阻抗很低
中频段：由电容和 PCB 寄生电感决定，可能出现谐振
高频段：主要由 PCB 和封装电感说了算

你要做的，就是把全频段的 PDN 阻抗压到目标阻抗以下。

注意： 目标阻抗 Z_target = V_rail * Ripple% / I_transient。比如 1.2V 的电源，允许 3% 纹波，瞬态电流 2A，那 Z_target 就是 1.2×0.03/2 = 18mΩ。很多新手设计时根本没算这个数！

去耦策略不是越多越好

我在检查设计时，经常看到密密麻麻的电容，像贴膏药一样。其实去耦讲究的是 频率对应。

你想想看，大容量的电解电容（比如 100μF）只能处理几百 kHz 以下的噪声。几十 MHz 以上的噪声，得靠小容量的陶瓷电容（比如 0.1μF）。而 GHz 级别的，就依赖封装内的电容和板上平面的寄生电容了。

下面是我常用的去耦电容选择参考：

电容值	有效频率范围	典型应用场景
100μF - 470μF	1 kHz - 1 MHz	输入级大平滑
10μF - 22μF	1 MHz - 50 MHz	中间级去耦
0.1μF - 1μF	50 MHz - 500 MHz	靠近 IC 放置
10pF - 100pF	500 MHz - 1 GHz+	高频噪声旁路

关键经验： 电容的放置比电容的数量更重要。间距每增加 1mm，寄生电感就增加约 1nH，直接削弱去耦效果。所以，小电容一定要紧贴芯片引脚。

噪声容限——数字电路的"免疫力"

最后一个想聊的概念是噪声容限。

说白了，就是电路能容忍多大噪声而不出错。它俩是衡量信号质量是否过线的重要指标。

对于标准的 CMOS 电平：

V_OH_min = 2.4V (输出高电平最小值)
V_IH_min = 2.0V (输入识别为高电平的最小值)
噪声容限高电平 = V_OH_min - V_IH_min = 0.4V

V_OL_max = 0.4V (输出低电平最大值)
V_IL_max = 0.8V (输入识别为低电平的最大值)
噪声容限低电平 = V_IL_max - V_OL_max = 0.4V

你看，400mV 的容限是留给噪声的。如果反射或者串扰把它吃掉了，电路就开始误判。

这里说个经验：我曾被测过一块 DDR3 的板子，Vref 有 50mV 的直流偏差，结果数据眼图直接闭合了。

避坑提示： 在设计高速电路时，Vref 的滤波不要省。一个小疏忽，可能吃掉整个噪声容限预算。

好了，这一讲我们搭起了 SI 和 PI 的知识框架。从特性阻抗到 PDN 阻抗，从去耦策略到噪声容限，这些都是后续章节的基础。

你如果现在觉得懂了七成，就足够了。后面我们有大量案例和实操，到时这些概念会不断重复出现，你会越来越熟练。