第2章 PI仿真基础理论
2.1 电源完整性，到底在整什么？
刚入行那会儿，我以为电源完整性就是把电压调准、纹波压下去就完事了。后来做了一块高速板，芯片直接罢工——电压明明测着没问题，可就是间歇性重启。查了三天，才发现是PDN阻抗在某个频率飙到了5Ω，芯片瞬间掉到1.1V。嗯，从那以后我再也不敢小看PI了。
说白了，电源完整性就是保证芯片在任何时刻都能拿到它要的电流，而且电压波动不能超过芯片容忍的上限。你想想看，现在的FPGA、DSP动辄几十A的瞬态电流，PDN要是反应慢半拍，电压直接就塌了。我们常说的PI设计，本质上是在设计一条从VRM到芯片焊盘的“电流高速公路”——路要够宽、障碍要少、反应要快。
2.2 PDN阻抗——电压纹波的“放大镜”
PDN（Power Distribution Network）是个从VRM到芯片管脚的网络，它由电感和电阻串联、电容并联构成。每个频点上我们都能测到一个阻抗值。这个阻抗和电流变化一结合，就产生了电压波动：
Vripple = Z(f) × I(f)公式很简单，但后果很严重。我在项目中遇到过一块DDR4模组，数据线眼图一直不达标，查到最后发现PDN在200MHz附近有个阻抗尖峰，直接把参考电压抖了50mV。换了两颗小电容把谐振峰压下去，眼图立马打开。
所以PDN阻抗曲线就是我们PI设计的“体检报告”。平坦、低频就表示供电扎实；有尖峰，那就是雷区。
典型PDN阻抗分解
| 频段 | 主导元件 | 典型阻抗特性 |
|---|---|---|
| < 1 kHz | VRM输出电容 | 直流电阻为主，阻抗低且平坦 |
| 1 kHz – 1 MHz | 体电容（电解/钽） | 容性下降，ESR决定谷底 |
| 1 MHz – 100 MHz | MLCC、PCB平面 | 谐振峰频现，去耦电容关键 |
| > 100 MHz | 封装、焊盘、硅片 | 寄生电感主导，阻抗迅速上升 |
2.3 目标阻抗——你到底需要多低的阻抗？
光说“阻抗要低”太模糊了。你得有个具体的值。目标阻抗就是那个阈值：
Z_target = (VDD × Ripple_tolerance % ) / I_transient举个我调过的例子：一块核心电压1.2V、纹波容忍5%、瞬态电流峰值10A的芯片，算出来目标阻抗是6mΩ。好家伙，这意味着一根普通的过孔寄生电感（约0.5nH）在100MHz下的阻抗就有0.314Ω——远远超标。所以很多时候，目标阻抗设计不是在选电容，而是在削寄生。
我个人习惯在项目初期先算一个“粗目标”，然后跑一下PDN仿真看哪些频段超了，再针对性地加去耦。千万别一上来就铺满电容——我曾见过一块板子用了200多颗0402，结果谐振峰反而更多，还堆高了成本。
2.4 去耦电容原理——别把它当“储水池”
很多人爱把去耦电容比作储水池，电流不够就从里面放水。这个比喻在低频还行，到了高频就不太对了。电容在高频下会自谐振，超过SRF（自谐振频率）后它就是根电感。所以去耦电容的实质是“提供一个低阻抗并联路径”，把高频电流从PDN主路径上引走。
- 电容的阻抗曲线： 低频呈容性，频率升高后与ESL谐振，在SRF处阻抗最低，之后变为感性。
- 容值选择策略： 不同容值覆盖不同频段。例如100nF的SRF通常在几十MHz，1nF的SRF可达几百MHz。
- 布局要短： 电容焊盘到电源/地平面的回路面积越小，ESL越低。我记得帮一个客户优化8层板时，只是把去耦电容从芯片背面移到正面，PDN阻抗就降了30%。
2.5 电压降分析——IR Drop不是小事
电压降包括直流IR Drop和交流瞬态压降。直流部分主要由PCB铜箔电阻、平面电流和过孔电阻造成。举个例子：一块2oz铜厚、1英寸长的窄平面，流经10A电流时电压降就能达到50mV——对于1.2V核电压来说已经超过4%的预算了。
交流部分更隐蔽。当芯片从休眠突然唤醒，电流阶跃会在PDN电感上感应出压降：
V_drop = L × di/dt我在一个5G基站的电源设计中，就因为没算PCB平面到芯片间的寄生电感（约2nH），导致10A/ns的di/dt压降了20V——是的你没看错，240W功耗的芯片瞬间欠压。最后还是靠增加本地旁路电容和缩短电源走线才救回来。
IR Drop常见误区
- 只看静态电流： 实际芯片工作电流是动态的，峰值可能是静态的3~5倍。
- 忽略过孔压降： 单个过孔电阻约1~3mΩ，十几A电流下也容易累积。
- 不验证平面电流密度： 有些区域铜皮过窄，电流密度超标会局部发热，进一步增大电阻。
本章知识体系
下面这张图梳理了PI仿真基础理论的核心脉络。从电源完整性定义出发，到PDN阻抗、目标阻抗、去耦电容和IR Drop，每一步都环环相扣。我建议你在做CST仿真前，先把这几个概念印在脑子里。