第三章：PI设计目标——目标阻抗、去耦策略、噪声预算归纳总结

做PI仿真，第一步不是开软件，是搞清楚设计目标。目标都不清楚，仿真就是瞎跑。这一章我把核心三件事给你掰开讲：目标阻抗、去耦策略、噪声预算。顺便加点我在项目里摔过的跟头。

3.1 目标阻抗——你到底要给电源多低的阻抗？

说白了，目标阻抗就是PDN在各个频率下必须维持的阻抗上限。当电流突变时，如果PDN阻抗太高，电压就会掉，掉多少算多少。

计算公式很简单：

Z_target = (Vdd × 纹波百分比) / ΔI

其中Vdd是核心电压，纹波通常取3%～5%，ΔI是最大瞬态电流变化。举个例子：Vdd=1.0V，纹波3%，ΔI=10A，Z_target=1.0×0.03/10=3mΩ。

目标阻抗频率范围也很关键。一般从DC到几百MHz都要覆盖。DC段靠VRM，中频段靠体电容和陶瓷电容，高频段靠PCB平面和封装电容。

3.2 去耦策略——电容不是越多越好

去耦网络设计的目标，就是把PDN阻抗压到Z_target以下，而且要覆盖整个带宽。很多人一上来就猛堆电容，其实不一定管用。

去耦策略分三步走：

1. 确定谐振频率：每颗电容有自谐振频率（SRF），低于SRF呈容性，高于SRF呈感性。选电容时要让SRF正好覆盖你关心的频段。
2. 并联等效：同容值并联，ESR和ESL被平均，SRF不变，阻抗曲线底部更平。不同容值并联，容易产生反谐振峰——这是我最头疼的。
3. 安装电感：过孔、焊盘、走线都会引入寄生电感。我在项目中遇到过，明明仿真曲线很漂亮，实测却多出一个反谐振峰，查了两天才发现是去耦电容的过孔间距太大。

我建议的电容组合：1μF + 0.1μF + 10nF + 1nF 高Q陶瓷，再加钽电容或铝聚合物电容做中频去耦。具体数量看仿真结果调整。

3.3 噪声预算——把电压波动拆开算

噪声预算就是把总的允许纹波分配到各个噪声源上。我知道很多人忽略这一步，直接看全频段阻抗。但这样做容易漏掉低频耦合。

主要噪声源包括：

• VRM输出纹波：一般几十mV，频率在几百kHz。
• PDN阻抗引起的瞬态跌落：低频由电容决定，高频由平面和过孔决定。
• 同步开关噪声：多个IO同时翻转时，在电源网络上产生的压降。
• 片内噪声：封装和bondwire电感上的压降。

噪声预算的典型做法：假设总纹波100mV（比如Vdd=1.0V，纹波10%），VRM分25mV，PDN瞬态分40mV，SSN分25mV，片内分10mV。然后仿真时把PDN瞬态目标缩到40mV以内，反推出一个更紧的Z_target。

3.4 流程归纳——一张图搞定三个目标

这三个目标不是孤立的。目标阻抗是总纲，去耦策略是手段，噪声预算把总纲拆成分指标。下面这张流程图把他们串在一起，方便你在项目里直接参考。

3.5 总结要点

• 目标阻抗：Vdd、纹波、ΔI三个参数，缺一不可。我习惯用Excel动态计算。
• 去耦网络：容值、SRF、安装电感、有效半径，每项都得考虑。
• 噪声预算：把总纹波拆成VRM、PDN、SSN、片内四份，留20%裕量。
• 迭代闭环：仿真不收敛就回去调整电容种类或位置，直到满足噪声预算。