PDN 谐振基础

说起 PDN 谐振，我想到有一次排查一个 DDR4 的电源噪声问题。当时示波器上看到的纹波波形，跟教科书里的谐振曲线几乎一模一样。嗯，从那以后我就养成了一个习惯——做 PDN 设计之前，先把谐振点算一遍。

谐振到底是什么？

说白了，就是电路里的电感和电容在某个频率点“共振”了。你想想看，PDN 网络里到处都是寄生电感和去耦电容，它们天然就构成了一个 LC 谐振回路。

谐振发生时，阻抗会出现一个很尖锐的峰值或谷值。这个峰值会严重影响电源的供电质量。我在项目中遇到过最典型的情况：芯片在 200MHz 附近大量误码，查到最后就是 PDN 的谐振频率刚好落在那个点。

PDN 阻抗曲线

阻抗曲线是判断 PDN 设计好不好的关键。说白了，就是一条横轴是频率、纵轴是阻抗的曲线。我一般会看三点：

• 低频段：主要受 VRM 的输出阻抗和体电容影响。这一段的阻抗通常比较低。
• 中频段：最要命的区域。各种谐振峰都在这个区域冒出来。记得我之前调一个 FPGA 板，就是被 10MHz 附近的谐振峰折磨了两周。
• 高频段：受封装寄生和芯片内电容主导。这一段阻抗波动相对较小。

理想的 PDN 阻抗曲线应该是一条平直的线，低于芯片要求的目标阻抗。但现实是，总会有些尖峰冒出来。你需要做的就是把这些尖峰压下去。

谐振频率计算公式

这个公式一定要记住：

f_res = 1 / (2 * π * √(L * C))

其中：
f_res —— 谐振频率，单位 Hz
L —— 回路电感，单位 H
C —— 回路电容，单位 F

为什么要强调这个公式？因为实际调试时，你能动的只有 L 和 C。比如你发现 200MHz 有个谐振峰，用这个公式反推一下，就知道是哪个电感和电容在“搞事情”。

参数	典型值范围	对谐振频率的影响
回路电感 L	0.1 nH ~ 10 nH	L 越大，谐振频率越低
回路电容 C	1 pF ~ 100 μF	C 越大，谐振频率越低

这里要注意一个问题：实际 PDN 里的电感和电容不是孤立的。多个电容并联时，它们之间的寄生电感也会相互影响。所以算出来的谐振频率只是一个参考值，最终还是要看仿真结果。

举个例子吧。假设某段 PDN 的回路电感是 0.5 nH，回路电容是 10 nF，那么谐振频率：

f_res = 1 / (2 * 3.14159 * √(0.5e-9 * 10e-9))
      ≈ 71.2 MHz

嗯，这个频率正好落在常见的高速信号频段内。如果你在设计 DDR 或 SerDes 接口，就要特别小心了。