1. PDN 概述：什么是电源分配网络，关键性能指标

做高速数字设计这么多年，有个道理我体会越来越深——芯片的电源系统，其实比信号走线更容易翻车。

很多人一上来就盯着信号完整性分析，忙着调匹配、控串扰。可经历过几次板子调不通最后发现是电源毛刺惹的祸后，我现在做项目第一件事就是先把 PDN 摸清楚。

PDN 是什么？全称 Power Delivery Network，电源分配网络。说白了，就是从电源模块（VRM）到芯片焊盘之间，把所有供电路径串起来的那个系统。包括：DC-DC 转换器、去耦电容、PCB 上的电源/地平面、过孔、走线，一直到芯片封装内部的金属层和邦线。

你要是觉得它只是一堆铜皮和电容，那就太小看它了。

1.1 为什么 PDN 这么重要？我踩过的坑

几年前我接手过一个 FPGA 项目，板上速率不高，3.2Gbps。前仿真信号质量都 OK，样板回来也能跑。可一上高负载场景——FPGA 内部逻辑翻转率上去——莫名其妙丢包。

查了两周，最后用示波器探到 FPGA 核心电源管脚上，直流 1.0V 的轨上，瞬态振铃幅度飙到了 120mV。手册上允许的纹波才 50mV。你说，这信号能不翻车吗？

从那以后，我养成了一个习惯：做新项目，先把 PDN 目标阻抗算一遍。然后再看电容布局和电源平面。

核心观点： PDN 的性能直接决定了芯片能否稳定工作。当你把信号完整性做得再漂亮，电源一垮，一切归零。

1.2 PDN 的关键性能指标

评估一个 PDN 好不好，三个维度最关键。你想想看，就像评价一个人能不能扛事：要看他能不能稳定输出（直流），遇到突发能不能顶住（瞬态），以及整体抗干扰能力如何（阻抗）。

  1. DC 压降（IR Drop） —— 静态精度
  2. PDN 目标阻抗（Target Impedance） —— 频域特性
  3. 瞬态响应（Transient Response） —— 时域特性

下面我挨个讲清楚。

1.2.1 DC 压降——别让芯片饿着

电流流过板级电阻就会产生压降，这在 PDN 里特别容易忽视。尤其是大电流低电压的场合，比如 0.8V 的内核电源，负载电流 30A。走线电阻哪怕只有 1mΩ，压降就有 30mV，已经占电源裕量的很大一部分了。

我曾经在一个服务器主板上就因为电源平面过窄，导致远端芯片电压比源头低了 50mV，芯片直接进入 Brown-out 欠压复位。后来不得不加厚铜箔、加宽平面，才把压降压下来。

DC 压降的估算公式很简单：

V_drop = I_load × R_path

其中 R_path 包括：
  - VRM 输出端到 PCB 的接线电阻
  - PCB 走线或平面的方块电阻
  - 过孔电阻
  - 封装 / 邦线电阻

一般要求直流压降不超过芯片电源电压的 1~2%。如果芯片最低工作电压是 0.75V，那整条路径压降最好不要超过 7.5~15mV。这需要你在 PCB 布局阶段就精确算好电源平面宽度和过孔数量。

我的经验： 在仿真之前，先用欧姆定律粗略估算一下最远供电路径的压降。如果估算值已经接近裕量上限，直接改平面宽度或加过孔，不要等到后仿发现再返工。

1.2.2 PDN 目标阻抗——频域视角

这个概念是我认为最值得花时间理解的。它把时域里复杂的瞬态问题，转化成了频域里相对可控的阻抗指标。

假设芯片需要的电流变化为 ΔI（比如从空闲到满负载突然变化），速度很快，这时候电源给不上电流，就会产生电压波动 ΔV。PDN 的阻抗 Z 就决定了这个波动有多大：

ΔV = Z × ΔI

为了让 ΔV 不超过芯片允许的范围（一般是电源电压的 3~5%），我们给 PDN 设定一个目标阻抗公式：

Z_target = (Vcc × Ripple_percent) / I_transient_max

其中：
  - Vcc = 电源电压（如 1.0V）
  - Ripple_percent = 允许的纹波百分比（通常取 3~5%）
  - I_transient_max = 最大瞬态电流变化（比如 20A）

举个例子：Vcc=1.0V，允许纹波 5%，动态电流变化 20A，那么目标阻抗：

Z_target = (1.0 × 0.05) / 20 = 0.0025 Ω = 2.5 mΩ

这意味着整个 PDN 在芯片关注频率范围内（从 DC 到几百 MHz）的阻抗都不能超过 2.5mΩ。是不是很小？确实难做。但这就是现实——高端芯片对 PDN 的要求就是这么极端。

避坑指南： 我曾经以为只要保证直流阻抗够低就行，忽略了中高频。结果在 10MHz 附近有个谐振峰，阻抗飙升到 5mΩ，瞬态振铃就是下不来。后来加了合适的 MLCC 电容组才压住。记住：目标阻抗要从 DC 一直管到芯片工作频率的 5~10 倍谐波。

实际设计中，我们会在频域仿真里得到 PDN 的阻抗曲线，然后跟目标阻抗做比较。我一般会留 20% 的裕量——因为仿真模型总有误差。

1.2.3 瞬态响应——时域表现

频域阻抗好，不代表时域就一定没问题。但通常它们是对应的。我更喜欢用频域阻抗来指导设计，因为可以分解问题：哪个频段的阻抗超标，就补哪里的电容。

时域响应观察什么呢？看芯片电流突变时，电源轨上的电压跌落幅度和恢复时间。一个良好的 PDN，电压跌落应该被限制在允许范围内，并且恢复时间很短（微秒级别）。

这个跟目标阻抗的关系是：

  • 低频段（1MHz 以下） —— 主要受 VRM 响应速度和体电容（bulk cap）影响
  • 中频段（1~100MHz） —— 由 MLCC 去耦电容和电源平面谐振主导
  • 高频段（100MHz 以上） —— 依赖芯片封装和片上去耦、PCB 电源平面本身的分布电容

你看，每个频段都有对应的物理元件。所以 PDN 设计本质上是一个多级去耦问题。

1.3 PDN 知识体系框架

下面这张图是我自己梳理的 PDN 知识体系结构，涵盖了关键指标、设计方法和分析工具。把它刻在脑子里，后面每章都会用到。

PDN 知识体系框架 电源分配网络 PDN 关键性能指标 多级去耦设计 仿真与测量 DC IR Drop 目标阻抗 瞬态响应 VRM + 体电容 MLCC + 平面 片上去耦 频域仿真（Z) 时域仿真（V) VNA/TDR 测量 核心公式：Ztarget = (Vcc × Ripple%) / ΔItransient 目标记得留 20% 裕量 本章学完应该能回答： ① PDN 涵盖哪些物理层次？② 三大关键指标分别是什么？③ 目标阻抗怎么算？

1.4 小结：PDN 设计的起点

我做了这么多项目，回头总结一下，PDN 设计就是一句话：以目标阻抗为纲，以去耦电容为目。

这一章我们理清了几个核心概念：

  • PDN 的定义 —— 从 VRM 到芯片焊盘的完整供电路径。
  • DC 压降 —— 静态电阻导致，必须小于电源裕量。
  • 目标阻抗 —— 频域最核心的指标，决定了你能走多快。
  • 瞬态响应 —— 时域表现，跟阻抗曲线高度相关。

一个小建议： 在开始实际布局布线前，先把目标阻抗算出来，写到设计文档的最前面。然后每加一层平面、每放一批电容，回头对一下阻抗曲线。这样做，踩坑概率至少降低一半。

嗯，这一章就到这里。概念虽然基础，但后面每一章都会回到这里，反复用目标阻抗去度量设计好坏。你先消化一下，后面我们接着聊 VRM 模型和体电容选型。

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