第2章 PDN基本概念：电源分配网络的组成、功能与关键指标
2.1 什么是PDN？
PDN，全称 Power Delivery Network，就是电源分配网络。说白了，它是一整套从电压调节模块（VRM）一直到芯片Die内部，把电能安全、稳定地送到每个晶体管上的路径。
你可能觉得这有什么好讲的？不就是拉两根线通个电吗？嗯，低频数字电路确实可以这么搞。但一旦信号速率上去，比如DDR4/5、PCIe 5.0，或者射频收发链路，PDN设计就变成了整个项目成败的关键。我在一个10Gbps SerDes项目中就吃过亏——因为PDN阻抗没控制好，导致眼图收不拢，最终被迫改板，代价非常大。
PDN的核心目标：在整个工作频段内，对瞬态电流的响应阻抗低于目标值，同时保证直流压降在容差范围内。
2.2 PDN的组成
一个完整的PDN，从源头到终点，可以分为几层。我习惯把它的结构比作一个“多层水管系统”：
- VRM（电压调节模块）：提供稳定的直流电压，相当于水泵。它有自己的输出阻抗和带宽，通常只能响应低频（几百kHz以下）的电流变化。
- PCB平面/走线：电源和地平面组成的低阻抗传输路径，还有连接VRM和芯片的走线。平面间有寄生电容，可以形成分布式去耦。但走线和过孔会引入寄生电感。
- 去耦电容：包括大电容（电解、钽）和陶瓷电容（MLCC）。它们分散布置在PCB上，为高频电流提供“蓄水池”。
- 封装与芯片内部PDN：封装基板上的电源平面、C4 bump、RDL层，以及Die内部的金属层、电源网格。这里的寄生电感非常小，但电容也很有限。
下面这张图可以帮你直观理解层级关系：
你想想看，这些层级不是独立的，它们像弹簧一样串联在一起。低频电流VRM负责，中频靠电容，高频就靠芯片内部的电源网格了。每个层级的阻抗特性都会在PDN频响曲线上留下“印记”。
2.3 PDN的功能
PDN除了“把电送过去”之外，还有三个核心任务：
- 提供稳定的直流电压：不管负载电流怎么变，芯片电源脚上的电压波动必须小于允许的纹波范围。比如1.2V核电压，纹波通常要求小于±3%。
- 保持低交流阻抗：瞬态电流变化时，PDN要能“瞬间”提供电荷，不能产生大的电压降。这依赖于去耦电容和平面电容的配合。我记得有个项目，在PDN阻抗曲线上看到有个20MHz的谐振尖峰，用仿真一验证，结果就是过孔间距太长导致的，后来加了几颗小电容就压下去了。
- 抑制电源噪声传播：PDN本身既是能量通道，也是噪声的载体。设计不好，开关噪声会通过PDN耦合到别的芯片供电上，引起串扰。
2.4 关键指标
搞PDN设计，你绕不开几个核心指标。我列了一张表，方便对照：
| 指标 | 定义 | 典型要求 |
|---|---|---|
| 目标阻抗 Ztarget | PDN在目标频段内的阻抗上限 | Ztarget = (VDD × 纹波%) / ΔImax |
| 直流电阻 (DCR) | 从VRM到芯片的直流路径总电阻 | 通常 < 10 mΩ，视电流而定 |
| 谐振频率 fres | PDN阻抗曲线上峰值对应的频率 | 应避开芯片工作频段或通过阻尼抑制 |
| 瞬态响应 | 负载电流阶跃时的电压下冲/过冲 | 一般 < 目标纹波的1.5倍 |
| 环路电感 Lloop | 电流回路的总寄生电感（含器件+走线） | 越小越好，决定高频阻抗 |
注意：谐振频率是PDN设计的头号敌人。我曾经遇到过一个案例，因为去耦电容的排布不理想，在100MHz附近形成了一个高阻抗尖峰，导致射频PA的供电电压被调制，直接影响了EVM指标。排查了两天才找到根儿。
2.5 PDN阻抗曲线的解读
仿真或测试得到的PDN阻抗曲线，你会看到一条随频率起伏的线。怎么读它？我教你三个要点：
- 低频区（DC ~ 几百kHz）：阻抗由VRM输出阻抗和PCB走线电阻决定，通常是平坦的。
- 中频区（几百kHz ~ 几十MHz）：去耦电容的ESR和ESL开始主导，曲线会出现多个“山谷”和“山峰”。山谷对应电容的自谐振频率，山峰则来自封装/PCB的寄生谐振。
- 高频区（几十MHz以上）：封装和Die内部的PDN阻抗起主导作用，一般来说阻抗会重新抬升。
个人习惯：设计PDN时，我通常会先画一条目标阻抗线（Ztarget），然后仿真看曲线是否全线低于这条线。如果某个频段冒尖了，就用并联不同容量的电容或调整布局来压低。记住，不要堆一堆同容值的电容，那样谐振点会堆在一起，反而会让曲线变差。
嗯，这章先把PDN的骨架搭起来。后面几章我们会拿实际仿真数据和测量结果，一步步把阻抗曲线“捏”到位。你只要把组成和指标记牢，接下来的内容就顺了。