码间干扰（ISI）的基本原理

码间干扰，简称 ISI。这玩意儿，说实话是高速串行链路设计里最让人头疼的问题之一。你想想看，本来发送端送出去的是一位一位清晰的数据，结果跑到接收端，每个 bit 都跟前后邻居搅在一起，分不清谁是谁了。我刚开始调 SerDes 那会儿，就拿眼图开了个好大的玩笑，以为通道就是根导线，信号过去不变形——后来吃了不少苦头。

那 ISI 到底怎么来的？说白了，就是真实信道不理想。它有带宽限制，有反射，有损耗。我们下面把这层皮剥开看看。

1.1 信道特性如何导致 ISI

咱们先看频率响应。一个无源信道，比如 PCB 走线、连接器、电缆，本质上是个低通网络。高频成分衰减远大于低频成分。我在一个 56G PAM4 项目中，就遇到过因为 PCB 板材不达标，导致 14GHz 处插损超标 6dB 的情况。结果眼图彻底闭掉了。

码间干扰的产生路径通常包括以下三步：

1. 发送端发出脉冲信号：理想的方波，上升沿极陡，包含丰富的频率分量。
2. 信道对脉冲做“滤波”：高频分量被衰减，低频分量相对保留。信号边沿变缓，拖尾变长。
3. 拖尾叠加到后续 bit：前一个 bit 的能量“残影”还没消散，后一个 bit 就到了。两者相加，让接收端判断电平高低时发生误判。

除了频率相关损耗，阻抗不连续也是 ISI 的重要推手。通孔、换层、连接器接口，这些地方都会产生反射。反射回来的能量跟正常信号叠加，就像在河里丢了块石头，波纹来回打。你想想看，这样信号能干净吗？

1.2 ISI 对接收端的实际影响

接收端眼睛看到的就是眼图和抖动。我记得早期在调试一个 25G NRZ 链路时，眼图完全能睁开，但误码率就是降不下来。后来一测抖动分解，发现确定性抖动占了大头，根源就是 ISI。

这里我整理了一个对比表，帮你直观理解 ISI 的两个核心效应：

效应	表现	对系统的影响
眼图垂直闭合	眼高降低，眼宽变窄	噪声裕量下降，BER 提升
数据相关抖动（DDJ）	过零点偏移，跟码型强相关	确定性抖动增大，时钟恢复更难
误码平底	无论怎么增加 TX 幅度，BER 不变	说明 ISI 成为主要限制

再具体一点，假设我们有一个简单的 1-0-1-0 交替码型。ISI 严重时，0 位置可能会因为前一个 1 的残余电压而被误判成 1。更麻烦的是，这种误判跟码型有关系。你用一个 PRBS15，可能勉强能通；换成 PRBS31，直接就爆错。嗯，这里要特别注意。

1.3 如何描述和量化 ISI

量化 ISI，行业里最常用的工具是 眼图浴盆曲线 和 ISI footprint。这两种描述方式，我个人觉得都应该纳入日常调测流程。

• 眼图浴盆曲线：横轴是采样时刻（UI占比），纵轴是BER。曲线越靠近中间的取样点越平坦。如果浴盆两边塌得厉害，说明ISI严重。
• ISI footprint：把不同的码型子序列对应的电平画出来，叠加到眼图上。正常信号这些电平应该集中在几个条带里。如果条带分散，说明ISI在拖尾。

1.4 影响 ISI 的关键因素

不同的系统，ISI 的成因各有侧重。我把常见的影响因素列了出来，供你在实际项目中对照排查：

• 信道长度：每增加 10 英寸，FR4 板材的损耗约增加 0.2~0.3dB/GHz。长信道必须用更强的均衡。
• 数据传输速率：速率翻倍，1UI 时长减半，ISI 拖尾占比更大。这就是为什么 56G 比 28G 难调得多。
• 温度：高温下铜箔电阻上升，介质损耗角正切增大。我试过从 25°C 加热到 85°C，眼高掉了 30mV。
• 信号边沿速度：边沿过快，高频成分更多，信道衰减更剧烈。现在的 TX 发射器通常可调幅压摆率，就是用来折中 SI 和 EMI 的。

1.5 从 ISI 到均衡器：一条必经之路

既然 ISI 是信道先天带来的，我们只能后天地想办法把它去掉。这就是 CTLE 和 DFE 上场的原因。CTLE 像高通滤波器，补偿信道低通特性；DFE 像反馈消除器，专门对付后标拖尾。

这套从“观察 ISI”到“消除 ISI”的流程，我用一张图串了起来。你先看框架，后面章节我们逐层拆解。

回到 ISI 本身，理解它是 CTLE 和 DFE 参数调整的第一步。你不搞清楚干扰从哪来、往哪去，调了 CTLE 也是乱调。我见过不少工程师上来就拿 DFE tap 乱试，最后只把噪声放大了，眼图反而更差。

到这，码间干扰的基本面已经铺开了。总结一下：ISI 是信道记忆效应的产物，表现为眼图闭合和抖动，可通过频域和时域双重分析量化。接下来，咱们就要把矛头对准 ISI，开始正式学习如何用均衡器打这场硬仗。