1、引言：高速串行链路基本架构与均衡技术概述
做信号完整性这么多年，我经常被问到同一个问题：“为什么我的高速信号眼图是闭的？”
其实答案往往就藏在链路架构和均衡技术的配合里。今天咱们就来聊聊这个话题。我会从最基础的串行链路架构说起，再带你看看为什么需要均衡，以及CTLE和DFE这两兄弟各自干了什么活。
1.1 高速串行链路长啥样？
一条典型的高速串行链路，说白了就是发射端（TX）到接收端（RX）之间的一条“信息高速公路”。它长这样：
核心链路： TX -> 封装与PCB走线 -> 连接器与电缆 -> 接收端
每段都会引入损耗、反射和串扰。我在项目中见过最头疼的是背板链路——十几英寸的PCB走线再加两个连接器，信号到接收端时已经“面目全非”。
具体拆开来看：
- 发射端（TX）：串行器（Serializer）+ 驱动（Driver），输出差分信号。通常有预加重（De-emphasis）功能，先帮你“打一针兴奋剂”。
- 通道（Channel）：PCB走线、过孔、连接器、电缆。频率越高，损耗越大。你想想看，10Gbps的信号在FR4上走10英寸，幅度能掉一半以上。
- 接收端（RX）：均衡器（CTLE/DFE）+ 时钟恢复（CDR）+ 解串器（Deserializer）。信号进来先“整形”，再采数据。
嗯，这里要注意：链路里每一段的阻抗不连续都会产生反射。我有个朋友做过一块板子，连接器焊盘没挖参考层，结果反射直接把眼图震成了“蝴蝶结”。
1.2 为什么需要均衡？
信号在通道里高频分量衰减快，低频分量衰减慢。结果就是：原本圆润的方波变成了“圆头圆脑”的波形，码间干扰（ISI）严重到让误码率飙升。
为什么会这样？因为通道就像一个低通滤波器。你发射一个1-0-1的脉冲序列，到接收端0的幅度可能被抬高、1的幅度被压低。眼图闭上，没法用。
| 问题 | 根源 | 后果 |
|---|---|---|
| 高频损耗 | 趋肤效应、介质损耗 | 信号幅度衰减，上升沿变缓 |
| 码间干扰 | 通道带宽不足 | 当前比特受前后比特影响，眼高缩小 |
| 反射 | 阻抗不连续 | 振铃、过冲，误码率变高 |
解决方法就是在接收端加均衡器。说白了，均衡器就是“反滤波器”——把通道吃掉的高频成分再补回来。CTLE和DFE是最常见的两种方式。
1.3 CTLE：线性均衡的“高音增强”
CTLE的全称是连续时间线性均衡器（Continuous Time Linear Equalizer）。它其实就是一个高通滤波器，在通道的截止频率附近把高频增益提上去。
个人习惯：调试时我一般先把CTLE的boost调到最大，看眼图打开到什么程度。如果眼高还是不到200mV，再考虑加DFE。
CTLE的优点：
- 模拟电路，功耗低，面积小
- 没有时间收敛问题，直接对连续波形操作
- 适合低频损耗为主的场景
但它的局限也很明显：线性均衡只能补偿幅度，不能消除ISI的“拖尾”效应。而且boost太高会放大噪声，信噪比反而下降。
我曾经调试一款25Gbps的背板，CTLE boost从3dB一直推到12dB，眼图反而更差了——噪声被放大到把眼顶盖住了。后来发现通道本身反射也很严重，加再多的CTLE也没用。
1.4 DFE：非线性均衡的“自校准”
DFE（判决反馈均衡器）的工作原理完全不同。它先做1比特判决（判断当前是0还是1），然后根据判决结果，从后面几个比特的拖尾中“减去”干扰。
说白了，DFE就像你开车时预判前方路况——知道前面有个坑（上一个比特的拖尾），提前打方向（减去相应的量）。
DFE的核心参数：
- 抽头数：一般1-5个抽头。每个抽头对应一个后光标（post-cursor）的消除量。
- 收敛算法：LMS（最小均方算法）最常见，根据误差信号自动调整抽头系数。
- 训练模式：PRBS码型训练，或者自适应收敛。
注意：DFE有“错误传播”风险。如果当前判决错了，后面几个抽头的消除量也会错，形成一连串误码。我在某个项目中见过DFE抽头数设到3，结果一旦出现误码就连锁反应，误码率从1e-12跳到1e-6。后来我改成2个抽头，配合CTLE，问题解决。
1.5 CTLE + DFE：黄金搭档
为什么大多数高速SerDes（如PCIe Gen5、以太网PAM4）都同时使用CTLE和DFE？
- CTLE先“粗调”：搞定大部分频域损耗，把眼图从“全闭”拉到“半开”。
- DFE再“精调”：消除CTLE没搞定的码间干扰，特别是长尾干扰。
我一般建议CTLE负责处理高频补偿（3-6dB），DFE处理剩下1-2个后光标的拖尾。两者配合得当，眼图可以从几乎闭到打开50%以上。
当然，也有只用DFE不用CTLE的场合——比如通道很短、损耗很小的芯片间互连（die-to-die）。但大多数背板和电缆场景，CTLE是标配。
1.6 链路握手过程：均衡参数怎么来的？
实际系统中，CTLE和DFE的参数不会手动一个个试。链路建立时，接收端会训练：
- TX发送训练码型（如PRBS31）
- RX先调CTLE boost，让眼图初开
- RX再跑DFE自适应，收敛抽头系数
- 如果误码率合格，握手成功；否则降速或重新训练
关键点：训练过程必须考虑“链路裕量”。我习惯在商用温度下多跑几分钟自适应，确保链路不会在温度变化时掉线。
一个小经验：做链路仿真时，我习惯先把CTLE调到通道损耗的“半补偿”位置，再用LMS跑DFE自适应。这样仿真收敛快，而且结果和实测偏差小于10%。
好了，这一章我们理清了高速串行链路的架构、为什么需要均衡、CTLE和DFE各自的特点，以及它们如何协同工作。下一部分（第2章开始）咱们会深入CTLE的电路设计细节，包括增益级、极点位置和boost控制——全是实战干货。