信号与传输线理论：时域与频域、特性阻抗、反射与匹配
各位工程师，咱们开始聊真正核心的东西了。
信号在传输线上跑，到底发生了什么？
不说玄乎的，就四件事：时域怎么看、频域怎么看、特性阻抗怎么算、反射和匹配怎么对付。
这四条是高速设计的命根子。我当年调第一块10Gbps背板时，就吃过时域频域混为一谈的亏。
时域与频域——同一件事的两副面孔
你平时用示波器看的波形，就是时域。横轴是时间，纵轴是电压。
可是信号在传输线上走，光看时域不够。
为什么？因为传输线对不同频率成分的响应不一样。
一个方波，你知道它其实是由基波加无穷多个奇次谐波组成的吗？
我的习惯：遇到信号完整性问题，先看频域。拿频谱仪扫一圈，哪些频率能量异常，心里就有数了。
时域和频域通过傅里叶变换关联。说白了，你看到的上升沿、过冲、振铃，背后都是各频率分量在“打架”。
| 域 | 工具 | 看什么 |
|---|---|---|
| 时域 | 示波器、TDR | 波形形状、上升时间、过冲、反射 |
| 频域 | 矢量网络分析仪、频谱仪 | 插入损耗、回波损耗、谐振点 |
重点：数字工程师往往只习惯时域。但高速信号的本质是电磁波。波的行为用频域描述更直接。
特性阻抗——传输线的“身份证”
传输线看着像一根铜线，但它有分布电感和分布电容。
特性阻抗 Z₀ 就是这些分布参数决定的：
Z₀ = √(L / C)
L — 单位长度电感 (H/m)
C — 单位长度电容 (F/m)注意，这个阻抗不是直流电阻。它是信号感受到的“瞬时阻抗”。
你想想看，信号每往前走一步，都要给分布电容充电、给分布电感储能。如果前后阻抗一致，能量就顺畅通过。如果不一致——反射就来了。
曾经踩过的坑：我做过一块四层板，内层走线50Ω参考平面没处理好，结果实测阻抗只有38Ω。DDR3的数据线全都不达标，整板报废重做。
PC板上常见的特性阻抗：单端50Ω，差分100Ω。微带线和带状线的阻抗计算方法不同，但核心公式就这一个。
反射与匹配——信号完整性的“救火队”
反射的根本原因只有一个：阻抗不连续。
反射系数 Γ 定义为反射电压与入射电压之比：
Γ = (Z_load − Z₀) / (Z_load + Z₀)当负载阻抗等于特性阻抗，Γ=0，无反射。
当负载开路（Z_load=∞），Γ=1，全反射。
当负载短路（Z_load=0），Γ=−1，负反射。
反射造成的后果：过冲、振铃、台阶、码间干扰。
怎么治？——阻抗匹配。
常用匹配方式
- 源端串联端接：在驱动端串一个电阻，使源端输出阻抗+串联电阻=传输线特性阻抗。最常用，功耗低。
- 远端并联端接：在接收端对地或对电源接电阻，吸收反射波。适合单端总线。
- AC端接：串电容再并联电阻，只匹配交流信号，不消耗直流功耗。
- 差分端接：两线之间跨接一个等于差分阻抗的电阻。
我的经验：多数高速总线芯片内部已经做了输出阻抗校准，比如DDR的ODT。但PCB走线阻抗必须严格控制在±10%以内。
知识体系总览
下面这张图把第2章的脉络串起来了。你顺着箭头走一遍，心里就清了。
记住这个循环：信号从时域看形状，从频域看损耗；特性阻抗是传输线的固有属性；阻抗不匹配就反射；反射靠匹配来治。
好了，这一章的内容就这些。说来说去，就一个核心思想：让信号感受到的阻抗处处一致。
你设计PCB时，脑子里时刻装着这四条，很多问题就能提前避免。