3、PCIe Gen4的时序预算与skew要求
做PCIe Gen4调试，时序这东西，你得把它当回事。
我见过太多团队，Layout走线看着挺顺，上板一测直接挂。查到最后，往往就是差那么几十ps的skew。PCIe Gen4跑在16 GT/s，一个UI只有62.5 ps。你想想看，稍微偏一点，眼图就闭上了。
这一章，咱们把时序预算和skew要求拆开聊。规范怎么定的，裕量怎么算，我把自己踩过的坑也抖出来。
3.1 规范里的skew限值，到底多严格？
PCIe Gen4规范其实没给一个"死的"skew值。它给了推荐值，还有计算方法。说白了，你得基于你的系统去做预算。
但我个人习惯，先记住几组关键数字：
| Skew类型 | PCIe Gen4推荐/典型值 | 说明 |
|---|---|---|
| 差分对内 (P/N) | < 5 ps | 这个最严。差一点眼图就歪了 |
| Lane-to-Lane (组内) | < 15 ps | x4/x8/x16内部各通道之间 |
| 组间 (不同端口) | 10 - 15 ns | 这个宽裕，走线长点问题不大 |
重点：差分对内skew —— 这是你调试的主战场。我早期有个项目，对内skew到了8 ps，Gen3勉强能跑，切到Gen4直接死。后来发现是过孔换层时P/N长度没严格等长。
✅ 建议：Layout阶段就给对内skew定死。差分对内的等长容差，规范推荐±5 ps，我建议你压到±3 ps以内。多留点余量，后面测试才安心。
3.2 通道预算分配：把skew拆到每一段
一个完整的PCIe链路，从TX芯片到RX芯片，中间经过好几段。每段都会引入skew。我习惯这么分：
- 芯片封装段：大概2-3 ps。这个你改不了，但得知道它的存在。
- PCB走线段：5-8 ps。这是你最能控制的。等长走线、玻纤效应都得考虑。
- 连接器段：1-2 ps。差通常不大，但多pin连接器要注意。
- AC耦合电容：1-3 ps。0402和0201差别不大，但焊盘不对称会有影响。
你想想看，把这些加起来，总预算大概在10-15 ps左右。但规范推荐整个链路的skew控制在20 ps以内。所以——
⚠ 我曾经遇到过一个坑：某项目用了一个很长的PCIe转接卡，转接卡内部的走线没控制等长，直接吃掉了8 ps的预算。等连到主板上，总skew快逼近20 ps。Gen4下训练失败。从那以后，所有转接卡和子卡的走线我都要求单独出报告。
3.3 裕量概念：预算和实测之间的差距
裕量，说白了就是"你离翻车还有多远"。
公式其实很简单：
skew裕量 = 规范限值(或系统预算) - 实际测量skew
举例：
规范限值（推荐）：20 ps
实际测量：14 ps
剩余裕量：6 ps（还有30%的余量，稳了）你可以把这个"剩余裕量"理解成你的安全垫。垫子越厚，你越踏实。
我一般建议：
- 板级调试阶段：裕量至少留20%以上。
- 量产阶段：考虑PVT（工艺、电压、温度）变化，裕量建议留30%以上。
- 如果裕量低于10%：赶紧查，大概率shmoo plot会裂。
深入理解：Gen4的接收端有自适应均衡和CDR（时钟数据恢复），它们能帮你纠正一部分skew。但注意，纠正能力有限。你给它留的裕量越大，系统就越鲁棒。别指望着接收端帮你兜底，它兜不住的。
3.4 避坑指南：我亲自踩过的三个雷
好，讲到这里，我把压箱底的教训掏出来。以下三个错误，我全犯过，你们别踩：
- 忽视封装和插槽自身的skew
很多工程师只盯着PCB走线。我当年也是。结果板子回来，测试skew比仿真大了5 ps。一查，CPU插座和封装内部的走线偏了。从那以后，我都会找芯片厂商要封装模型里的skew数据。没有？那就实测一版。 - AC耦合电容的焊盘非对称
电容的P和N焊盘，哪怕差几mil也会引入skew。0402电容，焊盘非对称10 mil，大概能引入1-2 ps。单个不多，但链路上有四五个，累积起来就恶心了。我后来统一要求：电容焊盘必须严格对称。 - 把组间skew和组内skew混为一谈
有一次评审，有人指着组间skew说："15 ns，随便走，不用管。" 结果组内skew超了。其实组内的Lane-to-Lane才是关键。组间skew大点没关系，因为PCIe有去偏斜机制；但组内不行，接收端不会帮你纠正。所以，x4/x8内部每条lane之间，一定要等长控制。
✅ 再啰嗦一句：我每次做时序预算，都会列个表格，把每段的skew分配和裕量写清楚。然后仿真一版，实测再记录一版。两版一对比，问题立马暴露。
嗯，这一章的信息量不少。把规范限值、预算分配和裕量这几个概念理清了，你手里的调试工作就有了一把"尺子"。后面测出来数据，往这张表里填，哪里不行一眼就能揪出来。