第1章 差分信号基础概念
先说句实在话。我刚做高速设计那会儿，对差分信号的理解就是"两根线走一起，长度差不多就行"。结果呢？第一个PCIe Gen3项目，仿真眼图半睁不睁的，调了俩礼拜才发现是等长没做好。那次之后我才老老实实把差分信号的基础啃了一遍。说白了，搞不懂基础概念，后面优化匹配、控制阻抗全是空中楼阁。
1.1 什么是差分信号
差分信号，就是用一对导线去传输一个信号。一根走正相（P），一根走反相（N）。发送端输出等幅反相的两个波形，接收端用差分放大器把差值算出来。你想想看，这跟单端信号一根线对地比，完全不是一个思路。
我当初犯过一个低级错误：以为差分对只要"两根线差不多长"就行。结果用TDR一看，阻抗突变得一塌糊涂。后来才明白，差分信号的精髓在于严格的对称性——幅度对称、相位对称、走线对称，只要有一项对不上，共模噪声就压不住。
1.2 共模信号与差模信号
这两个概念太重要了。搞清楚它们，你就能理解为什么差分信号抗噪声能力强。
差模信号（Vd），就是两根线之间的电压差：Vd = Vp − Vn。这是你要传递的有用信息。
共模信号（Vcm），是两根线上同时出现的、幅度和相位都相同的部分：Vcm = (Vp + Vn) / 2。说白了就是加在两根线上的共同噪声。
我在项目中遇到过一桩怪事：一个USB 3.0的差分对，SI仿真眼图特别漂亮，结果打样回来却老是丢包。查了好久才发现，是PCB叠层不对称导致共模噪声偏大，接收端的共模抑制比（CMRR）不够用了。嗯，从那以后我再也不敢忽略共模路径的阻抗连续性了。
1.3 差分对的四大优势
为什么高速接口都在用差分对？原因其实很实在——下面这四个优势，任何一个单端信号都做不到。
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抗共模噪声
外界噪声同时耦合到P和N上，接收端一相减就抵消了。说白了，就像两个人一起听同一个噪音，然后互相减去耳朵里的杂音，听到的还是干净的信号。 -
EMI 抑制
差分对上的电流方向相反，产生的电磁场在远场相互抵消。我测过好几块板子，差分对跑10Gbps时，近场辐射比同速率单端信号低8–12 dBμV。这个数字很可观。 -
地弹免疫
单端信号依赖参考地平面回流，地电位一抖信号就跟着抖。差分对不依赖地平面，回流路径就在对内，地弹对它几乎没影响。你想想看，这对多层PCB的叠层设计是多大的解放。 -
更高的噪声容限
同样的3.3V摆幅，单端信号的噪声容限是±1.65V（理论上），差分信号用±3.3V的差模摆幅去抗噪声，实际信噪比几乎翻倍。这就是为什么同样速率下，差分接口的误码率总是更低。
1.4 差分信号 vs 单端信号
选差分还是选单端？这不是喜好问题，是技术取舍。我整理了一张对比表，方便你决策时快速参考。
| 对比项目 | 差分信号 | 单端信号 |
|---|---|---|
| 噪声容限 | 高（共模噪声被抑制） | 低（噪声直接叠在信号上） |
| EMI 辐射 | 低（磁场对消） | 高（需要完整回流路径） |
| 地弹敏感度 | 不敏感（对内回流） | 敏感（依赖参考地） |
| 最高信号速率 | 高（可达56 Gbps NRZ / 112 Gbps PAM4） | 较低（受限于地弹和EMI） |
| PCB 布线密度 | 低（每信号走2根线） | 高（每信号走1根线） |
| 总功耗（同等速率） | 略低（低压摆幅 + CML/CML逻辑） | 略高（大摆幅 + 端接功耗） |
| 连接器引脚数 | 多（1个信号占2个引脚） | 少（1个信号占1个引脚） |
在连接器设计里，我一般遵循这样一个经验法则：速率超过1 Gbps或者走线长度超过3英寸，我就优先考虑差分。低于这个门槛，单端还能凑合，但也得留好地回流针。曾经有个项目为了省引脚，把PCIe Gen4的差分对强行用单端走，结果眼图直接闭合——省引脚不省钱，最后还是得改回去。
本章小结
差分信号不是玄学，它的基础概念就四个块：什么是差分、共模和差模怎么分、为什么它抗噪声能力强、跟单端比到底赢在哪输在哪。你把这些理解透了，后面学长度匹配、阻抗控制、连接器优化才会有"直觉"。嗯，我自己的感受是：基础概念每多理解一分，layout时心里就踏实一分。多花点时间在这里，值得的。