1. PCIe 技术演进与 Gen5 特点概述
做高速数字设计这么多年，PCIe 就像一把得心应手的尺子——每一代升级都有固定的节奏：速率翻倍、带宽翻倍，但挑战也翻倍。我记得最早接触 PCIe Gen1 时，2.5 GT/s 的速率就觉得挺快了，谁想到现在 Gen5 已经冲到 32 GT/s。这中间的过程，说白了就是信号完整性工程师的“步步惊心”。
1.1 从 Gen1 到 Gen5：每一代都有什么变化？
咱们先理清一个脉络。PCIe 从诞生到现在，核心架构没大变——还是点对点的差分串行链路，还是那个分层协议栈。但速率每代翻番，带来的信号完整性压力是指数级的。我列个表，大家一看就明白。
| 版本 | 单通道速率（GT/s） | 编码方式 | x16 单向带宽（GB/s） | 发布年份 |
|---|---|---|---|---|
| Gen1 | 2.5 | 8b/10b | 4 | 2003 |
| Gen2 | 5.0 | 8b/10b | 8 | 2007 |
| Gen3 | 8.0 | 128b/130b | 15.8 | 2010 |
| Gen4 | 16.0 | 128b/130b | 31.5 | 2017 |
| Gen5 | 32.0 | 128b/130b | 63.0 | 2020 |
你注意看，Gen3 开始换成了 128b/130b 编码。为什么？因为 8b/10b 会浪费 20% 的开销，速率越高越心疼。128b/130b 只浪费 1.5%，带宽利用率明显提升。我当年从 Gen2 切到 Gen3 时，发现眼图张度一下变紧张了——速率提高的同时，编码效率变高、链路开销降低，但信号的眼高、眼宽反而更难保住了。这就是“天下没有免费的午餐”。
1.2 Gen5 到底“变态”在哪？
Gen5 最直观的特点就一个字：快。32 GT/s 是什么概念？一个差分对就能跑到 32 Gbps，x16 的链路单向带宽达到 63 GB/s。如果 PC 端对端跑全双工，那就是 128 GB/s——相当于每秒能传两部 4K 电影。但这不是重点，重点是……
嗯，这里要注意：频率高到一定程度，PCB 就不再是“导线”了，它更像一根天线。在 Gen5 的 16 GHz 基频下，
几个关键挑战：
- 损耗：铜箔趋肤深度只有 0.5 µm 左右，介质损耗角正切成为主角。
- 反射：阻抗不连续造成的反射比 Gen4 更明显，因为上升沿变陡了。
- 串扰： 32 GT/s 对应的奈奎斯特频率 16 GHz，近端串扰（NEXT）和远端串扰（FEXT）都更难压制。
- ISI：码间干扰因为信道衰减曲线不平坦而被放大，接收端均衡器压力很大。
我个人习惯把 Gen5 的链路预算拆解成「发送端 → 通道 → 接收端」三块。通道里包括了 PCB 走线、过孔、连接器、封装基板。你想想看，Gen5 的统损耗预算典型值大约是 -28 dB @ 16 GHz，而 Gen4 是 -20 dB @ 8 GHz。多了 8 dB 的衰减，意味着你任何一个环节都不能有闪失。
1.3 Gen5 对 PCB 设计提出了哪些新要求？
我在项目中遇到过不少惨痛教训。有一次做 Gen4 服务器主板，过孔残桩没处理好，结果眼图完全闭合，用 VNA 一测才发现残桩的谐振刚好落在 7.9 GHz 附近——完美地跟奈奎斯特频率重合了。从那以后，我对过孔的戒心就特别重。
Gen5 要求你必须注意以下几点：
- PCB 材料升级：FR4 基本不够看了，至少得用 Megtron 6 或者 TU-933 这种低损耗、低 Df 的材质。Df（介质损耗因子）最好低于 0.005 @ 10 GHz。
- 走线拓扑严格控制：差分对内等长要控制在 2 mil 以内，对间等长差距也不能超过 100 mil。更关键的是——严禁 stub，任何分支都必须用 AC 电容隔离或者直接删掉。
- 过孔优化：这是本课程的重头戏。背钻、反焊盘、过孔残桩长度控制、回流路径连续性……一个都少不了。
- 叠层设计：参考平面必须连续，两个相邻信号层的间距要尽量小以控制层间串扰。
小技巧：我在实际布局时，习惯先对整板做 3D 电磁仿真，特别是对 Gen5 差分对路径的过孔部分做分段建模。没有仿真数据，我不敢轻易去投板。哪怕慢一周，也比回来改三版强。
1.4 Gen5 的物理层重点：均衡与信号恢复
为什么 Gen5 能在这个速率下工作？除了物理层通道的优化，还靠接收端的均衡技术。Gen5 规范默认要求支持 CTLE（连续时间线性均衡）+ DFE（决策反馈均衡），其中 DFE 的阶数至少 2 阶，实际上很多芯片是 4 阶甚至更高。
说白了，就是芯片自己会想办法把“糊掉”的信号恢复得差不多。但你不能把所有希望都放在芯片上。你想想看，如果通道插损做到 -30 dB 而均衡器只能补偿 20 dB，那接收端还是要出错。所以 PCB 设计的目标是：把通道搞得好一点，给均衡器减轻压力。
我记得有一次跟芯片厂商的 FAE 联调，对方说“只要你的链路损耗在 -25 dB 以内，我们芯片的 CTLE 就能搞定”。结果我实测通道插损是 -26.5 dB，眼图 margin 只有 10%。最后优化了一版过孔设计，把损耗压到 -24.2 dB，眼图 margin 直接到了 25%。你看，0.5 dB 的差距，可能就是过孔残桩长了 2 mil 造成的。
1.5 Gen5 差分对约束的核心逻辑
刚才讲了那么多背景，其实就为了引出这几个核心约束：
- 阻抗控制：100 Ω 差分阻抗，公差±10%，如果有连接器附近建议±5%。
- 耦合间距：差分对内间距 S 和线宽 W 的比例通常为 2.5~3.0，保证好的耦合同时不把阻抗拉得过低。
- 参考平面：每个差分对正下方必须有连续的地平面，禁止跨越分割槽。
- 过孔共享原则：同一对差分信号要使用相同尺寸、相同结构的过孔，且两个过孔尽量靠近，以此减小差分模式转换。
注意：千万不要在差分对中间插入去耦电容或防静电器件——那会在高速路径上制造阻抗突变。我见过有人把 ESD 保护串在走线中间，结果谐振频率在 12 GHz 附近，正好打在 Gen5 的频点上。板子一上电就跑飞了。
好，咱们把这部分内容梳理成一张结构图，方便你从高处理解 Gen5 特点与差分对约束之间的关系。
从这个图能看出来，Gen5 差分对约束和过孔优化是整个链路设计的左右手。你不能只抓一条线，必须把材料、阻抗、过孔、均衡串起来看。我前面说的那个过孔残桩导致眼图闭合的例子，就是在「过孔优化」这个环节翻的车。