二、传输线理论基础

好，咱们正式进入传输线理论。这一章是整个阻抗匹配的根基。你如果不理解传输线，后面做匹配会碰一鼻子灰。我最早接触传输线时，就觉得它不过是一根导线嘛，能有多玄？实际上，当你信号频率跑起来以后，这根“导线”的行为完全不一样了。

2.1 传输线模型——从集中参数到分布参数

低频电路里，我们习惯用集中参数模型：电阻、电容、电感都看成是一个点。就像你在面包板上插电阻，信号沿连线的延迟可以忽略不计。但高频信号不是这样的。

当信号波长和传输线长度可比时（一般说线长超过波长的十分之一），你必须用分布参数模型。

说白了，就是把传输线切成无穷多小段，每段都有自己微小的电阻 R、电感 L、电导 G 和电容 C。这就是经典的传输线单位长度等效电路，也叫 RLGC 模型：

RLGC 模型四要素：
  • R —— 单位长度串联电阻（导体损耗）
  • L —— 单位长度串联电感（磁场储能）
  • G —— 单位长度并联电导（介质漏电）
  • C —— 单位长度并联电容（电场储能）

实际项目中，如果你只关心微带线的阻抗和损耗，可以近似忽略 R 和 G 来简化计算，只保留 L 和 C。但做高速数字设计时，特别是信号上升时间极短，L 和 C 就是主要的“麻烦制造者”。

我的经验：做 USB 3.0 或 HDMI 设计时，我总是先用场求解器提取单位长度 L 和 C，再反算目标阻抗。如果你只靠经验拍脑袋，很容易出事。

2.2 信号传播速度——相位速度与群速度

信号在传输线上跑，不是光速。它跑的速度由介质材料决定。

先记住公式：

v_p = 1 / √(LC)

v_p —— 相位速度
L   —— 单位长度电感
C   —— 单位长度电容

再换算成光速比例：

v_p = c / √(ε_r)

c   —— 真空光速（3 × 10⁸ m/s）
ε_r —— 相对介电常数

你看，介质介电常数越大，信号跑得越慢。FR4 板材的 ε_r 一般在 4.2-4.6 之间，算下来信号速度大约是光速的一半。也就是说，如果一根 6 英寸的走线，延迟在 0.8ns 左右。

这里需要区分两个概念：相位速度 和 群速度。

速度类型 物理含义 适用场景
相位速度 单一频率波的相位点传播速度 稳态正弦波分析
群速度 调制包络或能量传播速度 数字信号（含多个频率分量）

在普通 PCB 设计中，我们通常假设信号在介质中是无色散的，相位速度约等于群速度。但如果你用到极高频率，或者介质有频散特性，这两个速度就不一样了。你想想看，数字信号是一堆频率分量叠加出来的，各个频率跑得快慢不一样，信号就会被“拉歪”，这就是色散失真。

注意事项： 板材选择直接影响信号速度。低损耗材料（如 Rogers）虽然贵，但 ε_r 稳定，色散小。我做过一个 10GHz 的 RF 功放板，用了普通 FR4，结果相位速度随频率飘得厉害，仿真结果全是错的。

2.3 反射与驻波比——匹配是王道

反射是传输线理论的核心。原因很简单：阻抗不连续。

信号沿传输线前进，遇到负载阻抗 ZL 不等于特性阻抗 Z0 时，一部分能量继续向前，一部分被反弹回来。反射回去的波和入射波叠加，形成驻波。

反射系数 Γ 是描述这个现象的关键参数：

Γ = (ZL - Z0) / (ZL + Z0)

当 ZL = Z0 时，Γ=0，没有反射，能量全部被负载吃掉。这就是我们追求的完美匹配。

当 ZL 开路（无穷大）时，Γ=1，全反射，相位不变。

当 ZL 短路（0）时，Γ=-1，全反射，相位反转 180°。

反射带来的另一个重要指标是驻波比（VSWR）：

VSWR = (1 + |Γ|) / (1 - |Γ|)

你想想看，VSWR=1 表示无反射，VSWR=∞ 表示全反射。实际工程里，VSWR 小于 1.5 就算不错，1.2 以下就很好，1.1 以下是最理想的。

VSWR 回波损耗 (dB) 反射功率占比 工程评级
1.0 -∞ 0% 理想匹配
1.2 -20.8 0.8% 优秀
1.5 -14.0 4% 可接受
2.0 -9.5 11% 较差

2.4 知识体系示意图

我把这章的核心逻辑画成了图。你看一遍就能记住：从传输线模型 → 分布参数 → 两大信号特性（速度+反射） → 最终指向阻抗匹配设计。

传输线理论核心知识结构图 传输线理论核心知识结构 传输线理论 传输线模型（RLGC） 信号传播速度 反射与驻波比 分布参数 vs 集中参数 单位长度 R L G C 特性阻抗 Z₀ = √(L/C) 相位速度 v_p 群速度 v_g v_p = c / √ε_r 反射系数 Γ 驻波比 VSWR 匹配 → Γ=0 VSWR=1 PCB 阻抗匹配设计

2.5 反射的后果——你避不开的坑

我遇到过这样一个案例。一块 8 层板，DDR3 走线，设计时没注意阻抗连续，结果信号沿内存组在 VSWR=2.0 左右。上电后，整块板子只有部分存储单元能读写。用示波器一测，信号的眼图塌得像一条扁平的香肠。

这就是反射的恶果：

  • 信号振铃 —— 过冲、下冲
  • 边沿变缓 —— 时序裕量减小
  • 辐射增加 —— 过冲引起高频谐波，EMI 超标
  • 逻辑误判 —— 信号电平在阈值附近抖动，芯片读取错误

所以，如何降低反射？说到底就两条路：

  1. 阻抗连续 —— 走线宽度、层叠、介质保持一致，避免突变。
  2. 端接匹配 —— 在源端或负载端加电阻吸收反射。

串行电阻端接（源端匹配）是最常用的手段。说白了，就是在驱动端出口串一颗电阻，让源端内阻 + 串阻 = 传输线特性阻抗。这样反射波去到源端就吸收掉了，回归平静。

一个小技巧： 对于 CMOS 输出，我习惯串 22Ω 或 33Ω 的电阻（具体要看驱动能力和走线阻抗）。你可以先用公式估算，再在板上焊个可调电阻调整到最佳。别一上来就理论跑死，硬件是调出来的。

好了，这一章主要讲了传输线的基础逻辑。从最根本的 RLGC 模型，到信号跑多快（速度），再到不得不面对的反射和驻波比。这些概念在后续每一章都会反复用到。你把它吃透了，后面学匹配就会轻松很多。

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