第二讲：I3C物理层——电气特性、信号电平、总线拓扑

物理层是所有通信的基石。你想想看，协议栈再漂亮，信号到了板级就变形，那全是白搭。我这些年收拾过不少“软件说没问题、硬件说没毛病”的案子，最后定位出来都是物理层没伺候好。所以这一章，咱们把I3C的电气特性、信号电平和走线拓扑掰开揉碎了讲。

电气特性：这些小参数能让你少走半年弯路

I3C的电源电压范围其实挺宽的——1.2V到3.6V都能干活。但说实话，我个人习惯固定用1.8V或者1.2V。为啥？因为1.8V是I2C老设备常用的电平，兼容起来方便；1.2V则是I3C高性能模式的主打电压，信号上升沿更陡，能跑满12.5MHz甚至更高。

除了电压，还有一个容易忽略的参数——上拉电阻。I3C不像I2C那样固定用4.7kΩ强上拉。它的总线是靠主设备主动驱动高电平、从设备开漏拉低来工作的。所以上拉电阻可以大一些，一般10kΩ～47kΩ都行。但注意，电阻太大上升沿会变慢，限制速率；太小则功耗高，而且可能超出从设备的拉电流能力。我通常先按10kΩ画进去，然后根据仿真结果再调。

信号电平：别被“兼容I2C”这句话骗了

I3C号称兼容I2C设备，但信号电平的阈值其实完全不同。你看I3C的规格：VIL（低电平输入阈值）是0.3×VDD，VIH（高电平输入阈值）是0.7×VDD。而传统I2C的VIH是0.7×VDD，VIL却是0.3×VDD？不，I2C的VIL是0.3×VDD，看起来一样对吧？但是I2C在标准模式下还有噪声容限，而I3C因为速率高、边沿陡，对噪声更敏感。

关键是输出电平。I3C的VOL（低电平输出电压）在拉电流3mA时不超过0.4V——这比I2C的0.4V（同样3mA）没区别。但I3C的VOH（高电平输出电压）呢？它是由主设备主动驱动的，通常是VDD-0.4V左右，比I2C那种靠上拉电阻的弱高电平强多了。所以I3C的SCL/SDA线上跳变非常快，噪声耐受力更好。

另一个容易出坑的是动态地址分配时的“广播地址”信号。I3C主设备会发送一个特殊的起始条件（SDA先拉低再拉高，SCL脉冲）来通知从设备进入地址分配模式。这个起始条件在电气上跟普通起始条件完全一样，但时序要求更严格。我习惯在PCB走线时保证SCL和SDA的延迟差不超过2ns，否则从设备可能识别错。

总线拓扑：星形、菊花链还是多分支？

I3C标准推荐的拓扑是多点总线（multi-drop），就像I2C那样——所有设备挂在同一对SCL/SDA线上。但实际项目中，很多工程师会问：我能不能用星形？能不能用菊花链？我的答案是：最好别。

为什么？因为I3C的速率高，走线长了信号反射严重。如果你从主设备拉一条线到设备A，再拉一条到设备B，两条分支长度不一样，那反射回来的波形叠加起来，会让主设备的眼图变得惨不忍睹。我建议的做法是：主设备尽量放在走线物理中间，从设备按顺序排在一条总线上，分支长度不超过10mm。

上图是一个推荐的多点总线布局。注意上拉电阻Rpu放在总线的一端（通常是靠近主设备侧），所有从设备通过较短的分支连接到总线。主设备放在中间是为了让两边的走线延迟尽量对称。你可能会问：如果从设备超过3个怎么办？我的建议是分组——用I3C的HDR（高数据率）模式再加一个I2C桥接，别硬往一条线上挂太多。

PCB布局时的物理层陷阱

我回忆一个真实的教训：某款智能手表项目，I3C总线上挂了6个从设备——加速度计、陀螺仪、压力传感器、磁力计、触控芯片、充电协议芯片。PCB空间有限，布局时我把这些设备绕着主控放了一圈，结果总线上分支最长的一根达到了35mm。上电后，动态地址分配阶段老是丢设备，尤其是最远那个磁力计。示波器一抓，SDA线上的毛刺超过0.5V，直接把从设备的逻辑状态冲乱了。后来我把拓扑改成“一字型”，分支全部压到8mm以内，问题解决。

还有一个细节——GND回流。高速信号对地平面非常敏感。我习惯在SCL/SDA下方铺完整的GND参考层，不要开槽，不要跨分割。如果信号线必须换层，旁边一定放一个地过孔，保证回流路径连续。这个我在之前一个车载雷达项目里吃过亏，当时没注意换层过孔旁边的地孔，结果辐射超标，折腾了两周。

总结这一阶段的物理层要点

I3C物理层说白了就是三件事：电压选对、电阻别错、走线要直。电压决定电平兼容，电阻决定边沿速率，走线决定信号质量。这三样没做好，后面动态地址分配调试时你就会抓狂。我自己每次画I3C总线前都会先拿示波器看看电源纹波，再算一下上升时间，最后做一次眼图仿真——这一步虽然费时间，但能省下后面至少三版改板费。

嗯，物理层就聊到这里。记住一句话：你对物理层敬畏几分，I3C就给你几分稳定。