4. SDIO 信号完整性基础：反射、串扰、阻抗匹配对测试的影响
SDIO 协议跑在高速数字信号上——一般时钟能到 50 MHz 甚至更高。你想想看，信号沿时间才几个纳秒，PCB 上走线稍微长一点、过孔多两个，波形就变形了。我做了十几年硬件，最头疼的测试失败案例里，有六成以上跟信号完整性有关。不是说芯片坏了，是信号到了接收端已经面目全非。
这一节我们聊三个核心问题：反射、串扰、阻抗匹配。它们互相纠缠，但分开理解更容易。每个问题我都用实际项目踩过的坑来拆解。
4.1 反射 —— 信号走到终点又弹回来了
反射的本质是阻抗不连续。信号在传输线上走，遇到阻抗突变点——比如过孔、连接器、走线分支——一部分能量会反弹回来。反射回来的信号跟原信号叠加，就会出现过冲、下冲、振铃。
我在一个 SDIO 3.0 的项目里遇到过：CMD 线波形振荡持续了 3 ns，直接导致命令误触发。后来查出来是走线在 BGA 扇出时宽度变了，阻抗从 50 Ω 跳到 75 Ω 又跳回来。这就是典型的反射。
反射对测试的影响
- 过冲/下冲：超过 IO 耐压范围，芯片可能锁死，测试报通讯超时。
- 振铃：数据采样时电平不稳定，误判逻辑电平。SDIO 协议规定数据在时钟边沿采样，振铃会让采样窗口失效。
- 边沿斜率变缓：反射导致信号上升沿变慢，时序余量被吃掉，setup/hold 不满足。
怎么排查反射问题？
- 用示波器在 SDIO 信号接收端（卡侧）直接测波形。重点关注时钟和数据线的过冲幅度。
- 对比发送端和接收端的波形——如果接收端有过冲而发送端没有，基本能确定是反射。
- 用 TDR（时域反射计）测量走线阻抗，看有没有突变点。
我曾经遇到过一个案例，反射导致 SDIO 2.0 模式下 50 MHz 时钟老丢包。最后挪了一个端接电阻的位置，问题就解决了。所以测反射，先看端接是否靠近接收端。
4.2 串扰 —— 隔壁线投过来的“干扰弹”
SDIO 总线上通常有 CLK、CMD、DAT0–DAT3 至少 6 根线。它们并行走在一起，间距近的话，一根线上的电磁场会耦合到旁边的线上。串扰分两种：容性耦合（电压变化）和感性耦合（电流变化）。在 SDIO 中，CLK 线是最大的串扰源——它固定摆幅、恒定频率，旁边的数据线很容易被它带上“毛刺”。
我记得一个惨痛教训：DAT0 上有 1.2 ns 宽的窄脉冲，正好落在采样点上。测试仪报了 CRC 错误，排查两天才发现是 CLK 线跟 DAT0 平行走了 4 cm，间距才 5 mil。这就是串扰。
串扰对测试的典型现象
- CLK 边沿附近的 DAT 线出现不期望的毛刺，导致采样错误。
- 误码率跟 PCB 布局高度相关——同一设计，换一块板子可能就通过了。
- 测试频率越高，串扰越严重。原因很简单：信号变化速率 dV/dt 跟频率成正比。
降低串扰的常用手段
| 手段 | 效果 | 代价 |
|---|---|---|
| 增大线间距 | 直接降低耦合量 | PCB 面积增加 |
| CLK 线与数据线之间加地线隔离 | 很有效，尤其在高频 | 需要额外走线层或空间 |
| 采用差分时钟（SDIO 未强制） | 共模抑制，抗串扰好 | 芯片需支持，成本高 |
| 减少平行走线长度 | 降低平行耦合区域 | 可能需要调整布局 |
我个人习惯在 SDIO 布局阶段就把 CLK 跟 DAT 线间距拉到 3 倍线宽以上。如果做不到，宁可在 CLK 两侧包地铜皮。
4.3 阻抗匹配 —— 让信号“有去有回”
阻抗匹配决定了信号从源端发出后，在传输线上能不能平稳传输，到达终端时又不被反射回来折腾。SDIO 标准建议走线特性阻抗为 50 Ω（单端），误差控制在 ±10%。但实际上，很多消费级产品把阻抗做成了 40–55 Ω，也能跑，只是余量小。
说个实际体会：在测试 SDIO 4-bit 模式时，我见过一块样板用 50 Ω 端接，波形完美；另一块样板用 35 Ω 端接，同样长度却有过冲。这就是阻抗不匹配直接导致反射差异。
匹配方式怎么选？
- 源端串行匹配：在发送端串一个电阻（常用 22 Ω 或 33 Ω），抵消驱动端输出阻抗。优点是省电，适合点到点。SDIO 主机到卡一般是点到点，所以这是最常用的方式。
- 终端并行匹配：在接收端对地接一个电阻到 VDD/2 或直接接一个负载。优点是匹配效果好，但静态功耗大。SDIO 总线很少用，因为卡侧不能保证有这个电阻。
- RC 匹配：在接收端串电阻再并电容，可以减缓边沿斜率，牺牲时序换信号质量。我在低速 SDIO 1.0 模式下用过，效果不错。
你想想看，如果主机端用 22 Ω 串阻，卡侧又用 50 Ω 到地，那信号路径上总阻抗会变成 72 Ω 反射回来。所以我建议：两端只能选一种匹配方式，千万别双端都做。
阻抗匹配对测试的具体影响
- 眼图张开度：不匹配时眼睛“闭”得快，测眼图会看到眼高和眼宽不足。
- 时序裕量：不匹配造成边沿变缓，setup/hold 余量变小。测试报时序违规，先查阻抗。
- 共模干扰：不匹配还会把部分能量反射回电源地平面，造成地弹，影响整个系统。
4.4 三者之间怎么关联？
说白了，反射、串扰、阻抗匹配不是孤立的。阻抗不匹配会放大反射，反射回来的能量又会通过耦合影响其他线——这就是串扰。所以做 SDIO 信号完整性优化时，要一起看。
我个人有一个“三角法则”：先搞定阻抗匹配（确定串阻值），再优化布局减串扰，最后用示波器验证反射情况。顺序不能乱。如果先处理串扰却不管匹配，改半天还是过冲。
4.5 实战排查记忆清单
下面是我自己整理的快速排查表，每次 SDIO 测试失败，先对着这个表过一遍，能省很多时间。
| 现象 | 大概率原因 | 优先检查 |
|---|---|---|
| 眼图眼高 < 200 mV | 反射或阻抗不匹配 | 端接电阻值、走线特性阻抗 |
| CMD 线上出现窄毛刺 | CLK 串扰 | CLK 与 CMD 间距、有无地线隔离 |
| 时钟信号上升沿有台阶 | 过孔反射 | 过孔数量、过孔阻抗优化 |
| 数据线 CRC 错误随机出现 | 串扰导致采样点抖动 | 数据线分组包地、分割电源层噪声 |
| 高频下通信完全断开 | 多重反射导致零电平漂移 | 整条链路阻抗连续性、连接器阻抗 |
注意：不要只看一根线的波形。SDIO 是同步总线，时钟和数据的相对时序比电压更重要。我见过有人把 CLK 波形调到完美，但数据线被串扰带歪了，最后还是要返工。
这一节的内容很基础，但也是每次 SDIO 符合性测试失败最先该怀疑的地方。反射、串扰、阻抗匹配这三个东西，你理解透彻了，排查问题的方向就准了。我自己这些年做 SDIO 验证，案头永远放着这份三角检查清单——因为 90% 的物理层问题都逃不出它们。