# SDIO硬件接口与信号：时钟、CMD、DATA线，电气特性

SDIO硬件接口与信号：时钟、CMD、DATA线，电气特性

讲到SDIO吞吐Benchmark，硬件接口是绕不过去的基础。经常有人问我：“SDIO不就是几个引脚吗？跑个IO速率就行了，有什么好讲的？”

嗯，我刚开始做嵌入式的时候也这么想。直到有一次，我拿着一块开发板测SDIO读速度，结果只有理论值的30%。查了三天，最后发现是时钟信号过冲太大，卡在初始化握手阶段反复重试。

这一章，我就带你把SDIO接口的每根信号线扒清楚。包括它们怎么工作的，电气上要注意哪些坑。

1. SDIO信号概览

标准的SDIO接口，共9根信号线：1根时钟（CLK）、1根命令（CMD）、4根数据线（DATA0~DATA3）、还有电源和地。但实际上很多嵌入式系统只用1根或4根数据线，这就是我们常说的1-bit模式和4-bit模式。

我个人习惯在设计初期就把4-bit模式全部拉出来，哪怕现在只用1-bit。为什么呢？因为后期改版加线，成本比前期多一个电阻高太多了。

信号	方向	说明	关键参数
CLK	Host → Device	时钟，所有信号同步于CLK上升沿	频率0~208MHz（UHS-II更高）
CMD	双向（开漏推挽）	命令与响应通道	初始开漏，后切换推挽
DATA0~3	双向（推挽）	4位并行数据总线	每线驱动能力可配置
VDD	电源	Host提供2.7V~3.6V	纹波<100mV
VSS	地	公共参考地	回路阻抗<1Ω

2. 时钟信号（CLK）——所有信号的节拍器

SDIO的传输速度，核心就是CLK频率。它由Host产生，每个上升沿采样CMD/DATA上的电平。

你想想看，如果时钟抖动大或者占空比不对，整个总线就乱套了。我曾经遇到一个项目，用普通GPIO模拟CLK，结果频率波动超过10%，SD卡识别都过不了。

SDIO规范允许在初始化阶段降频协商（比如从400kHz开始），然后根据设备能力升频。这个阶段最容易忽视的是时钟上升沿的斜率——太慢会导致数据采样窗口不稳定。

3. 命令信号（CMD）——双向控制通道

CMD线承载两类内容：Host发出的命令和Device返回的响应。刚开始工作的时候，CMD是开漏模式，需要外部上拉电阻（一般10kΩ~50kΩ）。等到初始化结束进入数据传输模式，才会切换到推挽输出。

这个切换如果在硬件上处理不好，很容易出现“总线冲突”——两个输出同时驱动，轻则信号畸变，重则烧IO。

CMD的命令格式是48位：起始位1、方向位1、命令索引6、参数32、CRC7、结束位1。每位都在CLK上升沿锁存。如果你用逻辑分析仪抓CMD波形，一定要留意命令索引和CRC是否匹配。

4. 数据线（DATA0~DATA3）——吞吐的关键

数据线是吞吐量的直接贡献者。在1-bit模式下，一次传1字节；4-bit模式下，一次传4字节。表面上看快了4倍，实际要考虑总线竞争和CRC校验开销。

数据线用推挽驱动，每条线都有独立的CRC校验。我在性能调优时，经常先切到1-bit模式排除数据线相位偏差的影响——如果1-bit模式能跑到理论值，而4-bit模式不行，多半是其中一条数据线延迟或信号质量问题。

数据线在数据传输过程中，Data0还承担“忙检测”功能。如果Device拉低Data0，表示正在处理数据，Host需要等待。这个机制在顺序写入时特别重要：如果Host不停发数据，Device来不及刷到Flash，就会一直拉低Data0，导致总线空闲。

5. 电气特性——细节决定生死

SDIO的电气特性不像UART那么宽松。我习惯用下表快速对照关键参数：

参数	最小值	典型值	最大值	备注
输入高电平VIH	0.625×VDD	—	VDD+0.3V	CMOS兼容
输入低电平VIL	−0.3V	—	0.25×VDD	注意负过冲
输出高电平VOH	0.75×VDD	—	VDD	推挽模式
输出低电平VOL	0V	—	0.125×VDD	—
上升时间tr	—	—	10ns	CLK频率越高要求越快
下降时间tf	—	—	10ns	对称性重要
上拉电阻	10kΩ	47kΩ	100kΩ	CMD线固定需要

还有一点很多人忽略：SDIO的输入电平是参考VDD的，所以如果VDD纹波太大，VIH/VIL的阈值会跟着抖动。我自己吃过亏：用LDO给SD卡供电，但LDO输出有200mV纹波，SDIO在高速时偶尔出现CRC错误。换上低纹波的LDO（纹波<30mV）后问题解决。

最后一个常见坑——PCB布局中Ground回路。SDIO的高速信号返回电流必须流经最近的地平面。如果地线绕回太长，就会产生共模噪声。我通常建议在SDIO插座下方铺一块完整的地铜皮，并打一排过孔连接到主地层。