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第2章静态时序分析基础：建立时间、保持时间、时序路径模型、Slack概念

做HS400接口的时序约束，绕不开静态时序分析（STA）这几个核心概念。说白了，建立时间、保持时间、时序路径、Slack就是STA的四大支柱。你把这几个概念吃透了，后面写约束、看报告才会心里有数。

先聊聊建立时间（Setup Time）。定义很简单：时钟有效沿到来之前，数据输入必须保持稳定的最短时间。如果数据变化发生在建立时间窗口内，寄存器就可能捕获到不确定的值。

我记得刚做STA那会儿，总以为建立时间裕量越大越好。后来在项目中吃过亏——过分追求建立时间，导致组合逻辑过度优化，面积和功耗都上去了，得不偿失。其实建立时间够用就行，留出10%~15%的余量已经算稳健了。

保持时间（Hold Time）刚好反过来：时钟有效沿到来之后，数据必须保持稳定的最短时间。保持时间违规的后果往往更隐蔽。我曾经遇到一个案例，芯片在低温下间歇性功能异常，排查了整整两周，最后发现是时钟树不平衡导致的保持时间违规。数据在时钟沿之后变化太快，后级寄存器没来得及正确采样。

下面这个表格把两个概念放在一起对比，方便你快速对照：

关键原则：建立时间决定芯片能跑多快（最高频率），保持时间决定芯片能不能跑稳（功能正确性）。两者缺一不可。

时序路径是STA分析的直接对象。把所有路径分类管理，你才能高效地定位问题。STA将路径划分为四种基本类型——我个人习惯叫它"四类路径法"，项目里用这个框架梳理约束，从来不会乱。

下面这张图展示了四种路径的拓扑关系：

这四种路径各有什么特点？我用实际项目中的经验给你拆解一下：

输入到寄存器（In2Reg）：从芯片输入引脚到第一级寄存器。路径延迟由外部输入延迟和内部组合逻辑共同决定。我个人做HS400接口时，这条路径的约束最容易因为PCB走线变化而出问题。
寄存器到寄存器（Reg2Reg）：前后两级寄存器之间的路径。这是STA中最核心的路径，直接决定芯片的最高工作频率。我习惯在项目初期先看这条路径的Slack——它通常是最紧的。
寄存器到输出（Reg2Out）：从最后一级寄存器到芯片输出引脚。需要同时满足片外器件的建立时间和保持时间要求。
输入到输出（In2Out）：纯组合逻辑路径，不经过任何寄存器。这种路径在高速接口中要尽量避免，因为它对延迟变化非常敏感。

项目技巧：在综合后和布局布线后，按照 In2Reg → Reg2Reg → Reg2Out → In2Out 的顺序逐一检查路径。优先解决Reg2Reg的违规，因为它往往影响面最大。

Slack是STA输出的核心指标。说白了，它就是"时间裕量"——实际可用时间与需求时间之间的差值。Slack有正有负，正数代表满足时序，负数代表违规。

建立时间Slack的计算公式：

Slack_setup = Tcycle + Tskew - Tsetup - Tclk2q - Tcomb

保持时间Slack的计算公式：

Slack_hold = Tclk2q + Tcomb - Thold - Tskew

各参数含义如下：

我见过不少工程师一看到负Slack就紧张，其实没必要。关键要看violating path的数量和幅度。如果只有少数几条路径的Slack在-20ps以内，通过局部优化就能修复。但如果成百上千条路径都负了，那就要考虑是不是约束本身有问题。

举个例子，我之前处理过一个HS400接口的设计，报告显示某条Reg2Reg路径的建立时间Slack只有-5ps。一开始大家都很慌，后来我仔细看了路径，发现是时钟偏斜估算过于悲观。调整时钟约束后，Slack变成了+15ps。所以遇到负Slack，先别急着改代码，确认约束的准确性更重要。

避坑指南：我曾经遇到过一位新手，看到保持时间Slack为负，直接往数据路径上加缓冲器。结果保持时间修好了，建立时间反而崩了。记住——修复保持时间不能以牺牲建立时间为代价，必须在两者之间找到平衡点。

搞清楚了上述概念，STA的执行流程就很好理解了。我个人把STA分成五个步骤，每个步骤都有明确的输入和输出：

我的建议：在HS400接口项目中，前两步（读入网表、施加约束）最容易出错。特别是时钟约束，一定要与实际电路中的时钟结构完全一致。我每次都会花至少30%的STA时间在约束的正确性检查上——这个比例不算高，但能省掉后面大量的排查时间。

静态时序分析不是一次性工作。从综合后到布局布线后，每个阶段都要重新跑一遍STA，因为物理实现会改变路径延迟。你只要把建立时间、保持时间、时序路径、Slack这四个底层的概念抓牢了，后面学约束命令、读报告、修violation都会顺畅很多。

第2章 静态时序分析基础：建立时间、保持时间、时序路径模型、Slack概念