📚 课程目录第1章 HS400硬件概述

一、HS400硬件概述：芯片架构、主要特性、调试接口

好，我们直接进入正题。HS400 这块芯片，我第一次接触是在一个高速数据采集的项目里。说实话，当时差点被它复杂的内部结构绕晕。但摸透了之后你会发现，它的设计思路其实非常清晰。

简单来说，HS400 是一个面向高性能嵌入式应用的 SoC。它把处理器核心、大量的片上存储和各种外设接口都集成在了一个芯片上。你想想看，这对于硬件调试意味着什么？——调试的复杂度从单板级下沉到了芯片级。

核心定位： 工业控制、边缘计算、高速通信领域的嵌入式主控芯片。

我们先看一张图。这张图我每次给新同事培训都会先亮出来。它把 HS400 的主要模块和它们之间的关系说清楚了。我个人习惯把这种图叫做“内部交通图”。

阅读技巧： 看这张图时，重点先看 AXI 内部互联总线。它是整个芯片的“大马路”，所有模块都挂在这条路上。调试时遇到模块间通信问题，十有八九是这条路堵了或者配置错了。

从上图可以看到，HS400 主要分为几个大块：

CPU 核心子系统： 这是个异构架构。大核跑 Linux，小核干实时控制。我建议你把应用程序和数据分开部署，能避免不少优先级反转的问题。
存储子系统： 包含片上的 SRAM 和外部 DRAM 控制器。嗯，这里要注意，片上 SRAM 速度极快，但容量有限。我一般在调试阶段用它来放关键的调试打印缓冲区。
高速互联 & 外设： 像 PCIe、USB 这些，都是走独立的高速通道。调试它们的时候，要特别关注链路训练状态机。
控制与低速外设： 负责跟外部的传感器、执行器打交道。
调试 & 监控： 这是我们调试兵器的“接口”。

HS400 的特性列表很长，我挑几个对调试工作影响最大的说说。

特性	参数	调试影响
处理器	双核 Cortex-A72 @ 1.8GHz + 双核 Cortex-R5F @ 800MHz	需要同时调试 AMP/SMP 模式；要注意核间通信中断的配置
片上内存	2MB SRAM (可配置为 TCM)	非常适合放置关键的临界代码和中断向量表
外部内存接口	DDR4/LPDDR4 64位，最高 3200MT/s	初始化时要特别留意 DDR 训练结果；我的经验是 90% 的硬件不稳定跟 DDR 时序有关
高速接口	PCIe Gen3 x4, USB 3.0, SATA 3.0, 万兆以太网	这些接口都有复杂的物理层协商过程，调试时需要抓协议分析
调试特性	CoreSight 调试架构，支持 JTAG/SWD，ETM/PTM 跟踪	可以做到不打断 CPU 执行的情况下实时跟踪指令流

特别注意： 关于 DDR 训练。我以前遇到过一个极其诡异的“冷启动死机”问题，就是把设备断电过一会再开，就启动不了。查了好几天，最后发现是 DDR 的 ZQ 校准在上电初期被高速接口的电源噪声影响了。所以，调试 DDR 时，一定要先看它的训练日志。

调试接口，说白了就是我们用来“观察”和“控制”芯片内部状态的物理通道。HS400 提供了几种。我个人最常用的就是 JTAG。

这是最基础的调试接口。

JTAG： 标准 5 线 (TMS, TCK, TDI, TDO, nTRST/nSRST)。它可以控制多个芯片进行菊花链连接。我在项目中，常把 HS400 和一颗 FPGA 的 JTAG 链在一起调试。
SWD： 只有 2 线 (SWDIO, SWCLK)。省引脚，适合调试 Cortex 核心。缺点是不支持多核并行调试。

它们的引脚定义如下：

避坑指南： 我曾经因为 JTAG 链上的一个电阻虚焊，导致 TDO 信号不稳定。那个问题查了整整一天。后来我养成了一个习惯：在画 PCB 时，JTAG/SWD 信号线上不要串太大的电阻（一般 22Ω 就够了），而且尽量靠近芯片放置。

JTAG 有一个缺点，就是会打断 CPU。你想想看，你正想着代码执行到哪了，结果一停，上下文全变了。跟踪接口就是为了解决这个问题。它能在 CPU 全速运行时，把指令流、数据访问、时间戳等信息“吐”出来。

ETM (Embedded Trace Macrocell): 跟踪指令和数据。
PTM (Program Trace Macrocell): 只跟踪程序流程。
TPIU (Trace Port Interface Unit): 管理跟踪数据的输出，支持并行 Trace 口（需要 4~16 个 IO）或串行 SWO 口。

在实际调试中，尤其是分析任务切换、中断响应时间这种场景，Trace 几乎是唯一的选择。所以，我建议你在设计板卡时，把 Trace 接口的引脚预留出来，哪怕你当前用不上。