QSPI Flash 硬件电路设计要点
说实话，我在排查 QSPI 读取异常时，十次有八次最后都发现是硬件电路埋的坑。软件写得再漂亮，布局布线一塌糊涂，照样跑飞。这一章咱们就聊聊原理图检查、信号布线和去耦电容——这三样搞扎实了，Flash 才能跟你好好说话。
原理图检查——别让网表带病出征
很多人喜欢直接扔给 layout 工程师一张网表就完事。我个人习惯在投板前，拿着 Flash 的数据手册把每个引脚再对一遍。你想想看，QSPI 一共就那么几个关键脚，CS、CLK、IO0~IO3、WP#、HOLD#，哪根接错了都够查半天。
必查清单（我踩过的坑）：
- IO 引脚连接顺序——某次我发现 IO2 和 IO3 在原理图上标反了，结果双线模式读出来数据全是乱码。
- WP# 和 HOLD# 的处理——这两个脚如果不用，记得上拉到 VCC，千万别悬空。我曾经见过一个设计，HOLD# 悬空导致偶尔卡死在传输中间。
- 时钟极性/相位设置——虽然这是软件的事，但硬件上要确认 Flash 支持的 mode 0/3，有时候板子默认接的 RC 滤波会改变时钟边沿。
💡 小技巧：打印一张 Flash 的引脚定义表，贴在你的原理图旁边。每连一根线就划个勾。老工程师的经验——这种笨办法反而最可靠。
信号布线——等长与阻抗是亲兄弟
QSPI 跑 80MHz 以上时，每根数据线的走线长度差就不能太任性了。我建议把 CS、CLK、IO0~IO3 都布在同一层，尽量包地。差分没要求，但等长是个硬指标。
| 工作频率 | 最大长度差建议 | 单线最大长度 |
|---|---|---|
| ≤ 50 MHz | ± 200 mil | 不限（参照芯片手册） |
| 50 ~ 80 MHz | ± 100 mil | ≤ 6 inch |
| 80 ~ 133 MHz | ± 50 mil | ≤ 4 inch |
上面这张表是我自己整理的经验值，不一定通用，但至少不会出大问题。另外，参考层必须完整——信号线不要跨分割地。我以前调试一块板子，CLK 线跨过了一条电源分割带，结果眼图闭合得跟没吃饱饭一样。
⚠️ 注意：QSPI 的 IO 线在扇出时不要打太多过孔。每多一个过孔，阻抗就不连续一次。我见过一个设计，四根线用了三个不同层的组合，结果传输延时差大到无法忍受。
去耦电容——搞不定纹波，一切白搭
Flash 对电源纹波其实挺敏感的。一个干净的 VCC 供电，能让数据线信号更稳定。我一般会在每个 Flash 的 VCC 引脚旁边放一个 100nF 陶瓷电容，再加一个 4.7μF 的钽电容做储能。
电容的布局比容值更重要。我的原则是：100nF 电容必须放在 Flash 电源引脚 <0.3 inch 的位置，而且走线要先到电容再到 Flash，别绕个大圈。你想想看，如果电容离得太远，寄生电感会让它彻底失效。
去耦电容配置建议：
- 100 nF（0402 或 0603）——每颗 Flash 至少 1 颗，紧贴电源引脚。
- 4.7 μF ~ 10 μF 钽电容——每 2~3 颗 Flash 共享 1 颗，放在板边缘或供电入口。
- 10 μF + 100 nF搭配——在 PCB 的 Flash 供电网络上全局放置，降低低频纹波。
💡 我的习惯：投板前先把 Flash 的电源网络单独拉出来仿真一下纹波。如果手里没仿真工具，至少用示波器在调试时量一下 VCC 的纹波——峰峰值超过 50mV 的话，先回去改电容布局。
其实硬件设计这块，原理图检查、信号布线、去耦电容，说来说去就是三板斧。但这三板斧砍得稳不稳，直接决定了你后面软件调试要花多久。我见过太多人上来就调算法，结果发现是 CS 引脚虚焊——你说冤不冤？所以这一章的内容，我建议你投板前对照着过一遍，能省下至少一周的 Debug 时间。