深度拆解：CPOL=0 与 CPOL=1 到底差在哪

上一章我们聊了 SPI 的整体框架。这一章，咱们专门把 CPOL 拎出来，好好掰扯一下。

CPOL 这东西，说白了就是时钟在“闲着”的时候，电平是高还是低。我面试过不少工程师，一说理论头头是道，一到示波器面前就懵了。嗯，咱们今天就从最直观的波形入手。

空闲电平到底指什么

先搞清楚一个基本概念：空闲电平，就是 SPI 总线没有任何数据传输时，SCLK 线上的电平状态。

想象一下，从设备 CS 片选是高电平，大家都不说话。这时候时钟线 SCK 处于什么电平？

• CPOL=0：空闲时 SCK 是 低电平（0V）
• CPOL=1：空闲时 SCK 是 高电平（VCC）

记得我刚开始做驱动时，总觉得这个差别无所谓。直到有一次，从设备的内部状态机因为空闲电平不对，直接罢工了。从那以后，我对 CPOL 再也不敢想当然。

波形对比：CPOL=0 vs CPOL=1

看波形图最直观。下面是我在实际项目中抓到的两个典型波形，为了清晰我把它们画成了对比图。

参数	CPOL=0（空闲低）	CPOL=1（空闲高）
空闲电平	0V（低电平）	VCC（高电平）
时钟有效边沿	低→高（上升沿）	高→低（下降沿）
有效采样相位	取决于 CPHA（下章讲）	取决于 CPHA（下章讲）
常见应用	大部分 MCU 默认配置	部分工业级传感器

你想想看，CPOL=0 时，时钟从低电平开始，第一个跳变是上升沿。CPOL=1 则反过来，从高电平往下掉，第一个有效边沿是下降沿。

这个差异在实际调板时特别明显。我建议你调试时一定先用示波器看 SCK 空闲电平，再去对着数据手册配 CPOL。

一个实际的硬件例子

咱们拿一个典型的通信场景来说。主设备是 STM32F4，从设备是某款 AD 转换芯片。你读它的数据手册，上面写着 CPOL=0 才能正常工作。

为什么要这么要求？我分析过几个原因：

• 有些从设备内部有电平检测电路，空闲电平错了，它以为总线被占用
• 有些从设备靠 SCK 边沿唤醒，CPOL 不对导致唤醒失败
• 我曾经遇到过，CPOL 设错导致从设备误判第一个时钟边沿是起始条件

说白了，CPOL 不是随便选的。它是从设备硬件设计时就定死的，主设备只能去匹配。

CPOL=0 的波形特征

空闲时 SCK 拉低。第一个时钟脉冲从低到高跳变，然后数据开始传输。传输结束后，SCK 又回到低电平。

这种配置下，你观察示波器会看到：SCK 波形大部分时间在 0V，只有数据传输时才产生方波脉冲。

CPOL=1 的波形特征

空闲时 SCK 保持高电平。第一个时钟脉冲从高到低跳变。数据传输完，SCK 又高回去。

这种配置的波形看起来像：平时 SCK 一直拉着高电平，通信时才往下脉冲。

我个人习惯是：能选 CPOL=0 就选 CPOL=0。原因很简单，大部分 MCU 的默认配置就是 CPOL=0，而且从设备支持也最广泛。但这不是的，有些传感器必须 CPOL=1，你没得选。

空闲电平的工程含义

不要小看空闲电平。它直接影响：

• 功耗：SCK 在空闲时持续高电平 vs 低电平，对某些低功耗设计有影响
• 信号完整性：空闲电平决定了信号跳变的方向和幅度
• 兼容性：不同厂商的从设备对空闲电平要求不同

如何通过软件验证 CPOL 配置

光看理论不放心？我教你一个简单办法：

1. 先把 SCK 和 CS 拉高（配置成空闲状态）
2. 用示波器测量 SCK 电平
3. 如果示波器显示 0V，说明当前配置是 CPOL=0
4. 如果显示 3.3V 或 VCC，说明是 CPOL=1

这个方法虽然土，但我一直用。它比任何数据手册都可靠。

一张图讲清楚 CPOL 核心逻辑

下面这张 SVG 图，是我平时给团队培训用的。它把 CPOL=0 和 CPOL=1 的波形状、空闲电平、有效边沿的关键区别一次说清。

CPOL 配置的实战技巧

最后，分享几个我常用的判断方法：

• 看规格书：从设备数据手册的时序图里，会明确标出 SCK 空闲电平
• 看代码库：有些 MCU 的 HAL 库默认 CPOL=0，如果你的从设备要求 CPOL=1，记得主动改
• 看波形：用示波器看通信空闲时的 SCK 电平，这是最终验证手段