1. PDN与SPI供电质量概述
做高速数字设计的人，早晚都会撞上PDN这个坎。我刚开始做SPI接口的时候，总觉得供电不就是电源和地之间加几个电容吗？结果产品在量产测试中时不时出现数据错位，折腾了两个月才发现是PDN阻抗共振导致的。
咱们这一章先把概念理清楚。搞懂了PDN和SPI供电质量之间的关系，后面的仿真和优化才有方向。
1.1 什么是PDN？
PDN，全称是Power Distribution Network，也就是供电分配网络。说白了，就是芯片供电那一整套路径——从稳压模块（VRM）出发，经过PCB上的电源平面、地平面、过孔、去耦电容，最终到达芯片的电源管脚。
你想想看，SPI接口在传输数据时，电流是动态变化的。芯片内部逻辑翻转越快，瞬态电流变化就越剧烈。电流变化了，PDN上就会产生电压降ΔV = Z_PDN × ΔI。如果PDN的阻抗太大，这个电压波动就会直接污染SPI的电源轨。
1.2 为什么SPI供电质量这么敏感？
SPI接口有四个关键信号：SCLK、MOSI、MISO、CS。它们都是共用一个电源轨。如果PDN阻抗过高导致电源纹波变大，就可能出现以下问题：
- 时钟抖动增大：SCLK边沿位置随机漂移，建立/保持时间裕量缩水。
- 数据采样出错：接收端采样窗口偏移，误码率上升。
- 多器件通信冲突：多个从设备共享SPI总线时，供电噪声会导致电平阈值漂移。
我记得有个项目，SPI时钟跑50MHz，板子上的LDO输出端只放了一个10μF瓷片电容。实测PDN阻抗在30MHz附近有3.8Ω的峰值，结果SPI通信距离超过15cm就丢包。后来把PDN阻抗降到0.5Ω以下，问题立刻消失。
1.3 PDN目标阻抗与SPI的关系
业界有一个经典公式：Z_TARGET = (VDD × Ripple%) / ΔI。其中VDD是电源电压，Ripple%是允许的纹波比例，ΔI是瞬态电流变化量。
举个例子：1.8V供电、允许3%纹波（即54mV）、SPI工作时瞬态电流变化100mA，那么目标阻抗就是0.54Ω。也就是说，从DC到SPI信号有效带宽内的所有频率点上，PDN阻抗都不能超过0.54Ω。
1.4 典型SPI系统中PDN的组成
一个标准的PDN，从供电源头到负载芯片，大致包含这些部分：
| 层级 | 器件/结构 | 主要作用 | 阻抗影响频率范围 |
|---|---|---|---|
| VRM | 稳压模块（LDO / DC-DC） | 提供稳定电压，输出阻抗较低 | DC ~ 几kHz |
| 体电容 | 铝电解、钽电容 (10~1000μF) | 提供低频电荷储备 | 几kHz ~ 几百kHz |
| 陶瓷电容 | MLCC (0.1~22μF) | 滤除中高频噪声 | 几百kHz ~ 几十MHz |
| PCB平面 | 电源/地平面 + 过孔 | 低电感通道，降低高频阻抗 | 几十MHz ~ 几百MHz |
| 片上电容 | 芯片内部去耦 (nF级) | 应对极高频瞬态 | 几百MHz ~ GHz |
这里有个容易踩的坑——你以为多放几个电容就行了？我曾经在SPI时钟线旁边放了20个0.1μF电容，结果PDN阻抗反而在80MHz附近出现了一个大尖峰。为什么呢？因为ESL（等效串联电感）和PCB寄生电感共同形成了LC谐振。
1.5 知识框架图
我把本章的核心逻辑画成了一张图，方便你整体把握：
1.6 这一章学到什么
总结一下咱们这一章的关键点：
- PDN就是供电网络，它直接决定了SPI电源轨的纯净度。
- SPI对噪声敏感，因为时钟和数据共用一条电源，任何纹波都会影响采样窗口。
- 用目标阻抗Z_TARGET做判断，这是PDN设计最核心的依据。
- PDN由VRM、电容、平面、芯片内部共同组成，每个层级负责不同频段。
- 仿真的本质：画出阻抗曲线，检查有没有超过红线的尖峰。
嗯，这些概念你可能已经听过一些。但没有关系，后面的章节我会手把手带你做实际仿真，从建模到优化，把每步细节都走一遍。到时候你会发现，PDN其实没那么玄乎。