PCB 叠层对共模电流的影响
做 LVDS 设计这么久，我自己最大的体会是：叠层结构决定了共模电流会往哪儿跑。你想想看，信号走线和回流路径之间夹着什么？是介质和参考平面。这些物理尺寸一变，共模阻抗、回流路径、耦合量全跟着变。这一章我们就扎进去看看，叠层的几个关键参数到底怎么折腾共模电流。
参考平面：共模电流的“高速公路”
参考平面说白了就是给信号提供最短回流路径的那一层铜皮。差分信号虽然理论上回流互相抵消，但共模电流不存在差模那种自我抵消，它必须依赖完整的参考平面流回去。
- 连续参考平面：共模回流阻抗最低，电流路径最短，辐射最小。
- 跨分割区域：共模回流被迫绕道，路径面积变大，等效一个巨大的环形天线。
- 多层板内层地平面：我建议至少用一层完整地平面紧邻信号层，距信号层越近越好。
个人经验：有一块 4 层板，LVDS 走线从顶层跨过一条电源分割槽，结果 EMC 测试 300 MHz 附近超标。后来把电源分区重新调整，让所有 LVDS 下方都是完整地平面，问题直接消失。就这么敏感。
介质厚度：薄了还是厚了？
介质厚度直接影响共模回流的容性耦合。嗯，这里要注意：不是越薄就越好，得看具体场景。
| 介质厚度 | 对共模回流的影响 | 常见问题 |
|---|---|---|
| 薄（< 100 μm） | 信号与参考平面容性耦合强，共模回流阻抗低，高频共模抑制好 | 介质太薄容易导致阻抗偏低，且加工难度大 |
| 中等（100–200 μm） | 常用厚度，平衡阻抗与回流性能，共模电流路径可控 | 若对称性差，易引入共模转换 |
| 厚（> 200 μm） | 耦合减弱，共模回流阻抗升高，共模电流更容易辐射 | 差分阻抗容易偏高，共模辐射风险增加 |
避坑指南：我曾经为了满足 100 Ω 差分阻抗，把介质加厚到 0.3 mm，结果共模辐射平地高 6 dB。后来加了层内层地平面，才把辐射压下去。所以别只盯着差分阻抗，共模路径也得留神。
阻抗控制：不只是差分的事
大家都关心差分阻抗，但共模阻抗同样重要。共模阻抗不匹配，会反射共模能量，恶化共模电流路径。差分阻抗与共模阻抗的关系可以这样看：
- 差分阻抗取决于线宽、线距、介质厚度和介电常数。
- 共模阻抗主要受每根信号线与参考平面之间的电容影响。
- 共模阻抗越高，共模电流遇到阻抗不连续时辐射能量越大。
实际设计中，我习惯先按差分阻抗要求确定线宽线距，再检查共模阻抗是否落在合理范围（通常 30–50 Ω 对地）。如果共模阻抗过高，可以考虑微调介质厚度或增加参考平面。
| 参数变化 | 差分阻抗变化 | 共模阻抗变化 |
|---|---|---|
| 线距增大 | 增大（弱耦合） | 微增（对地电容略减） |
| 介质厚度增加 | 增大 | 显著增大（耦合减弱） |
| 介电常数降低 | 增大 | 增大 |
注意：共模阻抗控制比差分阻抗更难仿真，因为边沿场效应、参考平面距离、相邻走线都会影响。如果仿真结果有偏差，可以留一个去耦焊盘或共模扼流圈的位置，以应对实测返工。
共模抑制：叠层的天然武器
共模抑制比（CMRR）不只是芯片的指标，PCB 叠层本身就能帮你大大提高共模抑制能力。怎么做到？关键在对称和回流。
- 对称叠层：差分对的两条走线上下层叠层结构必须完全一致。我见过有人让 P 和 N 走线跨过不同层，结果共模电流路径不对称，CMRR 直接掉 10 dB。
- 紧邻参考平面：让信号层紧贴完整地平面，共模回流路径最短，共模电压差最小。
- 避免过孔引起的回流不连续：过孔附近的回流路径会绕行，建议在过孔旁打回流地过孔，减小共模回路面积。
- 层叠等高密度化：对于高速 LVDS（> 1 Gbps），我建议使用 6 层或更多层板，把信号层夹在两层地平面之间，形成微带-带状线混合结构，能大幅抑制共模辐射。
别忘了，叠层本身就是一个巨大的去耦电容。薄介质、大平面能提供低阻抗的共模回流通道，减小共模电压。嗯，再强调一次：设计时要同时考虑差分阻抗和共模路径，别让其中任何一个成为短板。
我的习惯做法：每次定层叠之前，先画一个简单的回流路径草图，想想共模电流会怎么走。如果发现回流环路面积大或者跨分割，要么加地平面，要么调整走线层。这个习惯帮我少踩了无数坑。