采样点对位同步的影响：如何保证每个节点正确采样
位同步这事儿，说到底就是让总线上所有节点能在同一个节拍上读数据。你想想看，CAN FD 速率这么高，每个比特才几十纳秒，节点之间稍微有点时钟偏差，采样点就可能滑到错误位置。我在好几个项目里都遇到过丢帧问题，查到最后都是采样点配置不当引起的同步失败。
位同步的两个基本动作
CAN FD 的同步机制分两种：硬同步和重同步。硬同步只在总线空闲后的第一个下降沿发生，它让节点直接把位时间的同步段（SS）对齐到那个边沿。重同步则是在正常通信过程中，当节点检测到边沿偏离了预期位置时，主动调整位时间。
怎么调整？核心就是通过延长或缩短位时间中的相位缓冲段。具体来说：
- 相位错误：实际边沿落在同步段之后 → 说明节点时钟慢了，需要延长 PBS1（相位缓冲段1）来追赶。
- 相位滞后：实际边沿落在同步段之前 → 说明节点时钟快了，需要缩短 PBS2（相位缓冲段2）来等待。
我个人习惯把位时间想象成一条标尺，同步段是0刻度，采样点在PBS1结束后。每次重同步就像微调尺子的刻度间距，保证采样点始终落在数据位的稳定区域。
采样点位置如何影响同步能力
采样点越靠前，留给PBS2的调整余量越小，但能容忍的时钟偏差范围大？恰恰相反——采样点位置直接决定了重同步的调整能力。
看一个简单表格：
| 采样点位置 | 对重同步的影响 | 典型问题 |
|---|---|---|
| 过于靠前（< 50%） | PBS1 短，能延长的上限小，跟不上快速时钟漂移 | 采样点容易滑出数据眼图，误码率飙升 |
| 过于靠后（> 80%） | PBS2 太短，能缩短的下限小，补偿不了相位滞后 | 边沿抖动时，节点来不及缩回，同步丢失 |
| 适中（60%～75%） | 两个缓冲段都有足够调节空间，兼顾同步能力和噪声容限 | —— 推荐范围 —— |
时钟容差与采样点窗口
节点晶振精度、温度漂移、电源噪声都会导致时钟偏差。CAN FD 规范要求所有节点的时钟频率误差在 ±0.1% 以内（数据段），但实际设计中，我们还要考虑位时间量化单元的量化误差。
怎么算？一个简单的经验公式：可容忍的最大时钟偏差 ≈ (采样点位置 - 同步段长度) / (2 × 位时间长度)。举例来说，如果采样点在70%，同步段占5%，那么能容忍的最大偏差就是 (70% - 5%) / 2 = 32.5% 的位时间长度？不对——这个公式太粗糙。精确计算要考虑重同步的跳转宽度（SIW），以及每次调整幅度。
如何配置采样点以保证正确同步
我一般按以下步骤走：
- 定波特率：根据总线长度和负载确定位时间总TQ数（典型值8～25 TQ）。
- 分配同步段：固定1 TQ，不要动。
- 选采样点：先在70%～75%之间选一个值，对应PBS1占45%～50%，PBS2占20%～25%。
- 检查调整余量：SIW（同步跳转宽度）通常设为1～4 TQ，但不能超过PBS1或PBS2的最小值。如果SIW设得大，调整能力增强，但会挤占有效采样窗口。
- 验证最坏情况：假设两个节点的晶振误差一正一负，检查重同步能否在1个数据位内纠正。
举个例子：CAN FD 5Mbps，位时间 = 200ns，TQ = 20ns，则10 TQ。设采样点70%，那么SS=1 TQ，PBS1=6 TQ，PBS2=3 TQ。SIW取2 TQ。这样PBS1最多延1个TQ（因为SIW限制），PBS2最多缩1个TQ。总的相位调整幅度也就2 TQ，约40ns。如果两个节点时钟偏差合计超过这个值，就会丢同步。所以此时需要提高采样点至75%，或者缩短总线长度。
用一张图看清采样点与同步的关系
下面这张SVG图展示了位时间分段、采样点位置以及重同步时缓冲段的调整方向。
这张图从左到右是位时间推进方向。SS检测边沿，PTS传播延时，PBS1和PBS2是弹性段。采样点卡在PBS1末尾。重同步时，如果节点慢，就延长PBS1（绿色箭头）；如果节点快，就缩短PBS2（紫色箭头）。SIW限制了单次调整幅度，但足够应付常规时钟误差。
几个实战要点
- 如果总线负载较轻（短距离、少节点），可以尝试提高采样点至75%，获得更好的噪声容限。
- 如果总线较长或节点晶振公差大（比如±0.3%），采样点要降低到65%左右，给PBS1留出更多延长空间。
- SIW并非越大越好——SIW=4 TQ时调整能力最强，但是会占掉采样窗口，导致有效位时间缩短。我一般在4Mbps以上用SIW=2~3 TQ。
好了，关于采样点对位同步的影响，关键就是理解“调整余量”和“采样窗口”这对矛盾。实际配置时多用示波器抓一下显性边沿的相位抖动，比算半天公式都管用。