CXL简介：从PCIe到CXL的演进，CXL技术栈概述
1.1 为什么是CXL？
PCIe在互联领域统治了二十多年，但它有个硬伤——没有硬件缓存一致性。说白了，GPU、FPGA这些加速器想跟CPU共享数据，得靠驱动来回搬运，效率很拉胯。
我刚开始做PCIe验证的时候，觉得它的DMA已经挺快了。后来接触数据中心项目才发现，带宽再高，一致性跟不上也白搭。CPU改了一个字，加速器那边完全不知道，还得软件去刷缓存——这延迟谁受得了？
CXL的核心目标：在PCIe物理层的基础上，增加硬件级缓存一致性和内存语义访问，让加速器真正成为CPU的"对等体"。
CXL主要解决了三个问题：
- 缓存一致性（CXL.cache）——加速器能看到CPU的缓存状态，不用再绕圈刷数据
- 内存语义访问（CXL.mem）——加速器可以直接读写系统内存，延迟远低于PCIe DMA
- 兼容PCIe IO语义（CXL.io）——保证CXL设备能被操作系统正常识别和配置
你想想看，加速器能直接看到CPU的缓存行状态，这才是异构计算的正确打开方式。
1.2 从PCIe到CXL的演进
CXL不是凭空冒出来的，它踩着PCIe的肩膀往上走。
演进的关键节点：
- PCIe 3.0/4.0——带宽翻倍，但架构没变，还是没有一致性
- PCIe 5.0/6.0——速率继续提升，但一致性依然缺失
- CXL 1.0/1.1——基于PCIe 5.0 PHY，引入CXL.cache和CXL.mem
- CXL 2.0——支持交换、池化、多逻辑设备（MLD）
- CXL 3.0——支持多层级交换，一致性域进一步扩展
我记得第一次读CXL 1.0 spec时，最大的感受就是——它把PCIe的"从设备"变成了"对等体"。这不是小修小补，是架构级的飞跃。
下面这个表对比了PCIe和CXL的几个关键差异：
| 对比项 | PCIe | CXL |
|---|---|---|
| 拓扑结构 | 点对点，树形 | 支持交换、池化、对等访问 |
| 缓存一致性 | 无硬件一致性 | 硬件级缓存一致性（CXL.cache） |
| 内存语义 | 需DMA或软件模拟 | 原生内存访问（CXL.mem） |
| 协议层 | 事务/数据/链路/物理 | io + cache + mem 三协议叠加 |
| 适用场景 | 外设扩展 | 异构计算、内存扩展、资源池化 |
我的体会：从测试角度看，CXL比PCIe复杂了不止一个量级。PCIe你只要测通读写、中断、复位基本就差不多了。CXL呢？三个协议叠在一起，还得验一致性的正确性——嗯，这正是我们这门课要重点搞定的。
1.3 CXL技术栈概览
CXL的技术栈可以理解成一个"三明治"结构。底层是PCIe PHY，中间是三个并列的协议层，上层是各种应用。
三个协议各司其职，底层共享同一套PCIe物理层：
- CXL.io——负责设备枚举、配置空间、中断、错误报告这些基础功能。说白了，它跟PCIe的事务层基本兼容，用来保证CXL设备能被操作系统正常识别。
- CXL.cache——这是CXL最核心的部分。它定义了CPU和加速器之间如何维护缓存一致性。加速器可以缓存CPU的数据行，CPU也可以失效加速器侧的缓存副本——所有操作都由硬件协议保证正确性。
- CXL.mem——让加速器可以直接访问系统内存，或者把专用的内存设备挂到CXL总线上。延迟远低于PCIe的DMA，带宽也更可观。
我个人习惯把这三个协议的关系用一句话来记：CXL.io管"认设备"，CXL.cache管"保一致"，CXL.mem管"扩内存"。三个协议可以独立使用，也可以任意组合。
避坑指南：我在项目中遇到过一个问题——一个FPGA加速器只开了CXL.io和CXL.mem，没使能CXL.cache。结果加速器读到的数据总是不对。查了两天才发现：CPU缓存了那块内存区域，加速器却不知道数据已经变了。后来开启CXL.cache，问题立刻解决。一致性不是可选项，是必选项。
下面是三个协议的快速对比：
| 协议 | 功能定位 | 类似概念 | 是否必须 |
|---|---|---|---|
| CXL.io |