4 UCIe 物理层设计：TX/RX 电路结构、均衡技术、时钟恢复

这一章我们聊聊 UCIe 物理层的核心——发射机与接收机。说白了，信号从一颗 die 跑到另一颗 die，中间隔着封装、基板、甚至一小段 PCB，想让它不歪不斜，全靠这两头的电路。我刚开始接触 UCIe 时，觉得不就是个 SerDes 嘛，后来发现事情没那么简单。

4.1 TX 发射机电路结构

UCIe 的 TX 端通常采用差分电流模逻辑（CML），也有用电压模的，但 CML 更常见。为什么？因为 CML 的共模噪声抑制好，摆幅容易控制。

典型 TX 链路：

  • 并串转换器（Serializer）——把并行数据变成高速串行流
  • 预加重/去加重（Pre‑emphasis / De‑emphasis）——补偿信道损耗
  • 输出驱动器（Driver）——提供足够的摆幅和驱动能力
  • 阻抗匹配网络（Impedance Match）——通常 50Ω 或 100Ω 差分

这里有个我踩过的坑。以前设计一个 16 Gbps 的 TX，为了省功耗把驱动器的尾电流调小了，结果眼图张不开。后来发现是输出阻抗不匹配，反射把信号打散了。嗯，匹配这事马虎不得。

4.2 RX 接收机电路结构

接收端比发送端复杂一点，因为它要对抗信道带来的各种损伤。典型的 RX 包含以下模块：

  1. 输入缓冲器（Input Buffer） —— 提供高输入阻抗，隔离噪声
  2. 连续时间线性均衡器（CTLE） —— 补偿高频损耗
  3. 判决反馈均衡器（DFE） —— 消除码间干扰
  4. 时钟数据恢复（CDR） —— 从数据里提取时钟
  5. 串并转换器（Deserializer） —— 把高速数据转回并行

个人建议： RX 前端设计时要留够增益余量。我曾遇到一个项目，CTLE 增益调太高反而引入了额外噪声，眼图质量更差了。均衡器的设置需要根据实际信道扫一遍，别只靠仿真。

4.3 均衡技术详解

UCIe 的物理层为什么需要均衡？因为信号经过封装和 PCB 走线后，高频衰减严重，低频却几乎不衰减。结果就是 0 和 1 的边沿变缓，码间干扰（ISI）冒出来。均衡器的作用就是反向补偿这个信道响应。

4.3.1 预加重与去加重（TX 端）

TX 端的均衡在发送时就“预先把高频分量抬一抬”。比如去加重：对连续的“1”或“0”降低摆幅，对跳变的 bit 保持满摆幅。这样信道衰减后，跳变处的能量刚好够用。

参数示例：

参数典型值说明
去加重幅度3~6 dB根据信道长度调整
预加重时间1~2 UI只对第一个跳变加重

注意： 去加重会降低平均摆幅，从而压低信噪比。千万别为了补偿信道把去加重加太大，否则噪声会盖过信号。我曾经在一个 28 Gbps 链路上试过 9 dB 去加重，眼图直接闭合——因为噪声被放大了。

4.3.2 CTLE（连续时间线性均衡器）

CTLE 放在 RX 前端，是个模拟高通滤波器。它能提升高频增益，压低低频增益。通常用零极点对来实现。

CTLE 的增益曲线长这样：

  • 低频增益：0~6 dB（负增益或正增益）
  • 高频峰值：6~12 dB
  • 峰值频率：约 0.5~0.7 倍的奈奎斯特频率

调试技巧： 我习惯先扫描 CTLE 的峰值频率，找到眼高最大的点。如果眼图有“眼睫毛”（抖动），说明 CTLE 补偿过度了，要降一点。

4.3.3 DFE（判决反馈均衡器）

CTLE 是线性均衡，但它会放大噪声，而且对长尾 ISI 效果有限。这时候 DFE 就上场了。DFE 是非线性的，它用前面判决出的 bit 来修正当前 bit 的阈值，从而抵消后向 ISI。

DFE 结构：

  1. 判决器（Slicer）——判断数据是 1 还是 0
  2. 抽头（Tap）——每个 tap 对应一个 UI 的延迟和权重
  3. 加法器——把各 tap 反馈值加总，调整判决阈值

UCIe 规范通常要求 1~3 个 DFE tap。 但 tap 数越多功耗越大，环路时序越紧。我见过一个设计上了 5 个 tap，结果反馈回路建立时间不够，误码率反而升高了。

4.4 时钟数据恢复（CDR）

CDR 是从数据流里提取同步时钟的电路。没有它，RX 就不知道什么时候采样。UCIe 的 CDR 通常采用相位插值（PI）或锁相环（PLL）结构。

4.4.1 CDR 工作原理

简单说：

  1. 鉴相器（Phase Detector）——比较数据边沿与本地时钟相位
  2. 环路滤波器（Loop Filter）——平滑相位误差
  3. 相位调节器（比如 PI）——调整时钟相位，使采样点对准眼图中央

两种常见架构：

类型优点缺点适用场景
PLL 型 CDR抖动小，频率捕获快面积大，起振时间长长距离链路
PI 型 CDR面积小，功耗低相位噪声略大短距 UCIe 芯片间互联

UCIe 标准中，因为 die‑to‑die 距离短，频率相对固定，PI 型 CDR 用得更多。我记得有个项目用 PI 型 CDR 在 32 Gbps 下跑，抖动只有 0.2 UI，完全够用。

4.4.2 CDR 调试避坑

我曾经遇到一个奇怪的问题： 某次测试误码率总是 1e‑8 降不下去，眼图左右晃。查了半天发现是 CDR 环路带宽设得太窄，频率偏移时追不上信号。后来带宽改到 10 MHz，误码率直接跳到 1e‑12。嗯，环路带宽不是越小越好，要匹配实际频偏。

4.5 知识体系梳理

我把本章的核心逻辑画成了一张图，方便你对照理解：

UCIe 物理层 TX/RX 核心链路 Serializer Pre-emphasis Driver Channel Input Buffer CTLE DFE CDR Deserializer 关键说明 • TX 端：Serializer → 预加重 → Driver → 输出到信道 • RX 端：Buffer → CTLE（线性均衡）→ DFE（非线性均衡）→ CDR（时钟恢复）→ Deserializer • 虚线表示 DFE 的反馈环路，利用已判决数据消除 ISI

这张图展示了一条典型的 UCIe 物理层链路。左边是 TX，右边是 RX，中间是信道。注意 DFE 的反馈虚线——这个环路设计的好坏直接决定你能跑多高的速率。

4.6 本章小结

这一章我们看了 TX 和 RX 的主要电路结构，了解了为什么要均衡，以及 CDR 是怎么从信号里“挤”出时钟的。你可能会觉得内容偏模拟，但实际调试时很多问题都出在这些模拟模块上。我建议你对着自己的板子，把 CTLE 的增益和 DFE 的 tap 权重一个个调一下，看看眼图的变化。只有亲手摸过，才能明白那个“最佳点”为什么在那里。

好，我们继续往下走。物理层讲清楚了，接下来就该看看协议层怎么跟这些电路配合了。

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