ODT阻抗优化与信号完整性案例 - 第2节
传输线理论与反射现象
这一章，我们来聊聊传输线。说白了，就是高频信号在PCB走线上到底怎么跑的。很多刚入行的朋友觉得“走线嘛，不就是根导线吗？”——嗯，低频时确实可以这么想。但一旦信号频率上去，或者边沿够快，走线就不再是理想导线了。我当年第一次调试DDR3的时候，就被这根“导线”坑得不轻。
1.1 为什么高频信号下走线不能当成理想导线？
你想想看，一个信号边沿只有几百皮秒，它对应的等效频率可能到GHz了。这个频率下，PCB走线每毫米都有寄生电阻、电感和电容。还记得传输线的RLCG模型吗？单位长度的电阻R、电感L、电导G、电容C构成了一个分布参数网络。信号每走一步都在和这些寄生参数打交道。
我的经验是：当信号传输延迟超过上升时间的1/6时，就必须用传输线理论。举个例子，FR4介质中信号速度大约6 inch/ns。如果你的上升时间是1 ns，那么走线超过1 inch就会有明显的传输线效应。我在一个PCIE Gen3的项目中，就因为忽略了这一点，预加重怎么调都调不好——原来是走线太长，反射在捣乱。
1.2 特征阻抗——传输线的“身份证”
特征阻抗Z₀不是什么神秘参数。它就是传输线上行波电压与电流的比值，只取决于介质、线宽、铜厚、参考平面距离。常见的微带线和带状线计算公式可以在SI工具里查到，我们来看看典型值对比：
| 参数 | 微带线（外层） | 带状线（内层） |
|---|---|---|
| 典型Z₀范围 | 40~70 Ω | 45~65 Ω |
| 介质影响 | 单侧空气+板材 | 全包围板材 |
| 串扰特性 | 较强 | 较弱（屏蔽好） |
| 常用场景 | 表层单端/差分 | 内层高速总线 |
1.3 分布参数模型到底是怎么回事？
当走线长度与信号波长可比时，集总模型就失效了。分布参数模型把每小段Δz都看成一个微型的RLCG单元。信号沿着传输线连续反射、再反射，最终在终端形成我们看到的波形。
我习惯用一句话概括：传输线是把“空间”问题变成了“时间”问题。每一个位置都有对应的阻抗，信号就是一路走一路“看”阻抗。阻抗变了，一部分能量就反弹回去。
反射现象——信号完整性的头号杀手
2.1 反射系数Γ，一个公式搞定
反射系数Γ = (ZL - Z0) / (ZL + Z0)。没什么复杂，就是负载阻抗减去线阻抗，再除以和。Γ=0时完美匹配，没有反射。Γ为正时，反射波与入射波同极性（比如开路端）；Γ为负时，反极性（比如短路端）。
我曾经遇到过一位同事，他坚持认为50Ω走线接50Ω电阻就万事大吉。结果测出来波形振铃很凶。后来发现电阻是0603封装的，寄生电感在几GHz下已经把阻抗拉到了70多欧姆。嗯，高频下电阻也不是纯电阻。
2.2 典型反射场景一览
| 终端条件 | ZL相对Z0 | Γ | 现象 |
|---|---|---|---|
| 开路 | ZL → ∞ | +1 | 电压翻倍，过冲严重 |
| 短路 | ZL → 0 | -1 | 电压反相，出现负压 |
| 容性负载 | ZL随频率变化 | 复数 | 边沿变缓，振铃 |
| 感性负载 | 同上 | 复数 | 前冲或过冲 |
| 阻性失配 | ZL ≠ Z0 | 0<|Γ|<1 | 台阶或阶梯波 |
2.3 反射对波形的具体影响
信号走到不连续点，一部分能量反射回去，和原来的入射波叠加。如果反射回到源端后再弹回来，来回几次就形成了振铃。振铃幅度可能让电平误判，甚至打坏芯片输入级。
举个实际的例子：DDR3地址线如果端接不当，在ODT关闭的情况下，波形会出现一个明显的“台阶”。这个台阶其实就是第一次反射和第二次反射叠加造成的。我调过一块板子，发现台阶正好落在输入阈值附近，导致时钟采样出随机错误——查了好几天才锁定是反射问题。
2.4 时域反射（TDR）——找出反射点的“雷达”
TDR的原理很简单：往传输线里发一个快沿脉冲，然后看反射回来的波形。从发射到反射回来的时间差×速度，就是故障点的距离。反射波的幅度和极性，反映的是该点的阻抗变化。
我习惯在实验室用TDR检查BGA走线。曾经有一次，一个DDR4的信号眼图怎么也打不开。TDR一扫，发现通孔换层处阻抗从50Ω骤降到35Ω。那就是一个阻抗不连续点。加了反焊盘优化之后，问题直接解决了。
实际工程中怎么用好传输线与反射理论
3.1 阻抗控制的工程建议
- 叠层设计时精确计算目标阻抗，留出加工余量。
- 差分对内部线间距要紧密，走线长度match到±5mil以内。
- 参考平面必须连续。我见过一个惨案：某板子在BGA背面挖空了参考层，结果50Ω线变成了70Ω——反射立刻冒出来。
- 过孔、连接器、焊盘这些不连续点要尽量短。必要时可以加反焊盘或挖空非功能铜皮。
3.2 端接匹配策略对比
| 端接方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 串联端接 | 单点驱动→多点接收（菊花链） | 功耗低，只用一只电阻 | 接收端波形仍有上升时间退化 |
| 并联端接 | 点到点高速链路 | 匹配效果好，过冲小 | 静态功耗大 |
| 戴维南端接 | 双向总线（如DDR数据线） | 同时上拉下拉，兼顾匹配 | 电阻数量多，占面积 |
| AC端接 | 仅需匹配高频分量 | 无直流功耗 | 电容选择麻烦，低频反射滤不掉 |
3.3 一个避坑案例
我曾经做过一个DDR3双通道的板子。第一通道top层走线，第二通道内层走线。仿真时都跑了50Ω，但板子回来第一通道就是不稳定。用示波器一看，波形有严重的振铃。我和团队排查了好几天，最后用TDR测出来：top层走线从BGA出来有一段在焊盘下方，参考层被BGA的焊盘挖空了，导致那段阻抗飙升到70Ω。结果就是：源端→70Ω不连续→反射→振铃。
怎么修的？我们把那段走线宽度加粗了12%，同时让板厂在BGA下方保留一小块下参考层（不挖空）。重新投板之后，振铃消失，第一通道和第一通道一样稳定。这件事之后，我每次检查叠层都会要求板厂提供所有参考平面的完整性报告。