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DDR训练序列调试实战

共计 30 章节
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01
DDR概述
DDR技术的发展历史 · DDR3/4/5代际差异 · DDR在系统中的作用
DDR技术的发展历史
02
DDR物理层基础
信号类型（CK · DQS · DQ
DDR物理层基础
03
JEDEC标准解读
标准时序参数（CL · tRCD · tRP
JEDEC标准解读
04
训练序列目的
初始化校准 · 补偿PVT变化 · 确保信号完整性
训练序列目的初始化校准
05
DDR初始化流程
上电时序 · 复位 · CKE稳定
DDR初始化流程
06
ZQ校准原理
片上校准电阻 · ZQ Calibration命令 · 校准周期
ZQ校准原理
07
ODT动态配置
写ODT · 读ODT · 动态ODT切换
ODT动态配置
08
读写平衡训练（Write Leveling）
原理 · DQS延迟调整 · 通过DQS- DQ信号对齐
WriteLeveling
09
读数据眼训练（Read DQS Gating）
门控信号 · 片选 · 防止错误读取
ReadDQS
10
命令与地址训练（Command/Address Training）
时序裕量 · 多Rank同步
Command/Addr…Training
11
DQS漂移与补偿
温度漂移 · 电压漂移 · 周期性的重训练
DQS漂移
12
Vref训练
参考电压校准 · DQ与DQS的Vref独立设置 · 差分信号
Vref训练
13
时钟抖动与相位噪声
抖动分类（随机抖动 · 确定性抖动） · 对训练的影响
时钟抖动相位噪声
14
眼图分析
眼图测试方法 · 眼宽 · 眼高
眼图分析眼图测试方法
15
信号完整性影响因素
PCB走线拓扑 · 阻抗匹配 · 串扰
信号完整性影响因…PCB
16
调试工具介绍
示波器（高带宽探头） · 逻辑分析仪 · 协议分析仪
调试工具介绍示波器
17
示波器实战
测量DQ/DQS时序 · 捕捉训练序列波形 · 触发设置
示波器实战DQ/DQS
18
逻辑分析仪实战
解析DDR协议命令 · 记录训练失败时的总线状态
逻辑分析仪实战DDR
19
BIOS/固件层面
训练相关设置（时序参数 · RTT · 驱动强度）
BIOS固件层面
20
内存控制器寄存器配置
IBT（内部总线训练） · ODT表 · 时钟相位调整
内存控制器寄存器…IBT
21
常见训练失败原因（一）
不稳定电源 · 参考电压偏移 · 温度过高
常见训练失败原因不稳定电源
22
常见训练失败原因（二）
PCB制造偏差 · 连接器接触不良 · 内存颗粒批次差异
常见训练失败原因PCB
23
训练序列日志解读
错误码含义 · 调试信息关键字段 · 如何定位错误RANK
训练序列日志解读错误码含义
24
MemTest86实战
测试模式选择 · 报错类型分析 · 内存地址定位
MemTest86测试模式选择
25
AIDA64缓存与内存测试
延迟测试 · 带宽测试 · 对比训练前后的变化
AIDA64缓存
26
超频场景下的训练
放宽时序 · 增加电压 · 调节ODT等级
超频场景下的训练放宽时序
27
多通道与多Rank配置
训练顺序 · 交叉访问 · 负载均衡
Rank多通道
28
DDR5新特性
PMIC集成 · On-die ECC · 数据总线翻转
DDR5新特性
29
实际案例一
DDR4 3200 在客户端首次启动… · 最终定位为Vref margin不足
实际案例一DDR4
30
实际案例二
服务器平台DDR5 5600在某些温… · 通过调整DQS漂移重训练周期解决
实际案例二DDR5