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DDR接口时序约束建模与STA验证

共计 30 章节
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01
DDR概述与基本概念
DDR概述与基本概念 · 核心概念 · 实践要点
DDR基本概念
02
DDR接口信号介绍
DQ · DQS · 地址
DDR接口信号介绍
03
时序约束基础
建立时间与保持时间
时序约束基础建立时间
04
时钟定义与生成（create_clock、create_generated_cl
时钟定义与生成（create_clock · 核心概念 · 实践要点
createclock
05
输入延迟约束（set_input_delay）
输入延迟约束（set_input_del… · 核心概念 · 实践要点
setinput
06
输出延迟约束（set_output_delay）
输出延迟约束（set_output_de… · 核心概念 · 实践要点
setoutput
07
多周期路径约束（set_multicycle_path）
多周期路径约束（set_multicyc… · 核心概念 · 实践要点
setmulticycle
08
异步时钟域约束（set_clock_groups）
异步时钟域约束（set_clock_gr… · 核心概念 · 实践要点
setclock
09
虚假路径约束（set_false_path）
虚假路径约束（set_false_pat… · 核心概念 · 实践要点
setfalse
10
最大/最小延迟约束（set_max_delay、set_min_delay）
最大/最小延迟约束（set_max_de… · 核心概念 · 实践要点
setmax
11
DDR读取时序分析
DDR读取时序分析 · 核心概念 · 实践要点
DDR读取时序分析
12
DDR写入时序分析
DDR写入时序分析 · 核心概念 · 实践要点
DDR写入时序分析
13
DQS选通信号约束
DQS选通信号约束 · 核心概念 · 实践要点
DQS选通信号约束
14
数据与DQS的相位关系
数据与DQS的相位关系 · 核心概念 · 实践要点
DQS数据
15
地址与命令的时序约束
地址与命令的时序约束 · 核心概念 · 实践要点
地址命令的时序约束
16
时钟偏斜与时钟抖动的影响
时钟偏斜与时钟抖动的影响 · 核心概念 · 实践要点
时钟偏斜时钟抖动的影响
17
片上变异（OCV）与时序余量
片上变异（OCV）与时序余量 · 核心概念 · 实践要点
OCV片上变异
18
时序约束脚本编写（SDC语法）
时序约束脚本编写（SDC语法） · 核心概念 · 实践要点
SDC时序约束脚本编写
19
综合工具中的时序约束
综合工具中的时序约束 · 核心概念 · 实践要点
综合工具时序约束
20
静态时序分析（STA）基础
静态时序分析（STA）基础 · 核心概念 · 实践要点
STA静态时序分析
21
STA报告解读（setup/hold violations）
STA报告解读（setup/hold v… · 核心概念 · 实践要点
STAsetup/hold
22
DDR时序收敛实战技巧
DDR时序收敛实战技巧 · 核心概念 · 实践要点
DDR时序收敛实战技巧
23
常见错误与避坑指南
常见错误与避坑指南 · 核心概念 · 实践要点
常见错误避坑指南
24
多片DDR时序约束
多片DDR时序约束 · 核心概念 · 实践要点
DDR多片
25
DDR4与DDR5时序差异
DDR4与DDR5时序差异 · 核心概念 · 实践要点
DDR4DDR5
26
物理设计中的时序约束
物理设计中的时序约束 · 核心概念 · 实践要点
物理设计时序约束
27
时序例外路径处理
时序例外路径处理 · 核心概念 · 实践要点
时序例外路径处理重点
28
后仿真时序验证
后仿真时序验证 · 核心概念 · 实践要点
后仿真时序验证重点
29
案例
基于FPGA的DDR控制器时序约束
案例FPGA
30
课程总结与进阶学习建议
课程总结与进阶学习建议 · 核心概念 · 实践要点
课程总结进阶学习建议