第3章 DDR初始化流程：上电复位、初始化序列、训练阶段概述

DDR 上电到正常工作，中间要走过一条"不归路"。嗯，我刚开始接触 DDR 的时候，觉得不就是加电就能用吗？结果第一次调板子，颗粒根本没响应——整个人就懵了。后来才知道，初始化流程里每一步都有严格时序，走错一步，颗粒就罢工。

这一章咱们把这三大阶段拆开看：上电复位、初始化序列、训练阶段。说白了，就是一个从"死"到"活"再到"跑得快"的过程。

3.1 上电复位：先把颗粒"叫醒"

上电复位（Power-On Reset，POR）是整个流程的起点。颗粒刚上电时，内部状态是混沌的——电压不稳、逻辑未初始化。必须等电压稳定后，再给一个复位信号，颗粒才会进入初始状态。

• 复位电平要求：RESET_n 引脚必须保持低电平至少 200 μs（具体见颗粒 datasheet），然后拉高。
• 上电顺序：VDD 先于 VDDQ，VDDQ 先于 VREF。我见过有人 VDD 和 VDDQ 同时加，结果颗粒内部 LDO 起不来，导致初始化失败。
• 时钟稳定：在复位释放前，CK 和 CK# 必须已经稳定输出。

3.2 初始化序列：按部就班配置颗粒

复位释放后，颗粒进入初始化状态。接下来要执行一串固定指令，配置模式寄存器（MR0~MR4），告诉颗粒：你的突发长度是多少、CAS 延迟多少、输出驱动强度多大。这些参数必须跟控制器匹配，否则后面读写全错。

典型的初始化序列（以 DDR4 为例）：

1. 等待 CKE 稳定：复位释放后，等待至少 500 μs（tINIT1），然后拉高 CKE。
2. 发出 NOP 指令：CKE 拉高后，持续提供稳定的时钟和 NOP 指令至少 tINIT2（约 200 μs）。
3. 发出 MRS 指令：按顺序写入 MR0~MR4。注意寄存器有默认值，但必须显式配置一遍——颗粒不会自动加载。
4. ZQ 校准：发出 ZQCL 指令（ZQ 校准长指令），等待 tZQinit（DDR4 约 1 μs）。
5. 等待稳定：最后再等一小段时间（tDLLK 等），让 DLL 锁定。

这里有个细节：MR 的写入顺序不能换。比如 MR3 的控制字必须最后写，因为某些位会影响后续 MRS 操作。我习惯在代码里写死顺序，不加任何优化，确保一致性。

3.3 训练阶段概述：让信号"对齐"

初始化结束后，颗粒可以接收读写命令了。但别高兴太早——数据和时钟之间的相位关系还不确定。你想想看，DDR 的频率动辄 1600 MT/s，一个 bit 的窗口只有几百皮秒。稍微一点偏差，数据就抓错了。

训练阶段就是要解决这个问题。常用训练项包括：

训练名称	英文缩写	作用	常用方法
写均衡	Write Leveling	对齐 DQS 与 CK	控制器发送 DQS 脉冲，颗粒反馈相位差
读 DQS 门控	Read DQS Gate	确定读 DQS 的有效窗口	滑动 DQS 延迟，找通过/失败边界
写数据眼图	Write Data Eye	找出 DQ 与 DQS 的最佳采样点	逐 bit 调整 DQ 延迟和 DQS 延迟
读数据眼图	Read Data Eye	找出读返回数据的采样窗口	类似写眼图，但由控制器采样
VREF 训练	VREF Training	优化参考电压电平	用 Write DQ 扫描 VREF 值

每一项训练都对应一组寄存器配置和回环测试。这些训练的顺序也很讲究——先做写均衡，再做 DQS 门控，最后做眼图训练。为什么？你会看到，写均衡决定了 DQS 的粗调，后续训练需要基于这个粗调结果才能进行精细调整。

3.4 整体流程图：三步走

下面这张图概括了本章的核心流程。我用它做培训材料，新手一看就明白三大阶段的关系。

3.5 实际项目中的经验教训

初始化流程本身不复杂，但容易踩的坑不少。我列几个亲身经历：

• 复位信号毛刺：有一次复位线上有个 10 ns 的毛刺，颗粒误认为是复位释放，结果启动一半又复位了。加个 RC 滤波就解决了。
• MR 配置不匹配：某个项目为了省功耗，把 MR1 里的输出驱动强度设成了 RZQ/6，但 PCB 走线阻抗是 50 Ω，结果信号反射严重，眼图完全闭合。
• 训练顺序颠倒：我试过先做读眼图再做写均衡——颗粒根本不响应，因为 DQS 和 CK 的相位还没对齐，读 DQS 门的找窗逻辑直接失败。
• ZQ 校准未完成：有些控制器会忽略 ZQCL 后的等待时间，直接开始 MRS。结果是输出阻抗不准，信号质量差。