硬件准备：原理图与PCB检查，电源上电时序验证
拿到一块新的板子，别急着上电。我见过太多人，板子一来就把电源插上，结果闻到一股糊味。其实硬件 Bring-up 的前两步做好了，后面能省一半时间。
说白了，原理图和 PCB 就是硬件的“设计图纸”。你得先确认图纸没画错，再检查板子上电源的“起床顺序”对不对。
原理图检查——别让你的设计“自相矛盾”
先看电源树。每个电源轨从哪里来，到哪里去，电压值标没标清楚。我习惯把原理图里的电源网络用颜色标出来，3.3V 一种颜色，1.8V 另一种。这样一眼就能看出有没有漏接。
然后检查信号连接。特别是那些跨页的网络标号，页与页之间不能有歧义。我记得有一次，同一根 I2C 时钟线在两张图里用了不同的网络名，结果调了两天才发现。
原理图检查清单
- 电源完整性：每个器件供电脚是否都接对了？极性电容方向对不对？
- 去耦电容：数量、位置、容值是否符合手册要求？
- IO 电平匹配：MCU 的 3.3V 输出能不能直接连 1.8V 的传感器？需要电平转换吗？
- 复位与使能：复位信号是高有效还是低有效？使能脚有没有正确上拉或下拉？
- 测试点：关键电源和信号有没有预留测试点或孔？方便示波器去勾。
你想想，如果原理图上有个错误没被发现，那 PCB 做回来就是废板。所以这个环节值得花时间慢慢过。
PCB 检查——对照原理图，眼对眼
PCB 版图可不是画画好看就行。我最关注的是电源走线的宽度。电流大、线窄，电压会掉，板上器件就会莫名其妙重启。
另一个高频问题是信号走线的阻抗。DDR、USB、以太网这些高速信号，走线长度、间距、参考层都得符合规则。我曾经在一条 USB 线上走了 45° 折角，转弯处阻抗突变，导致 USB 识别不稳定。后来改成圆弧线就好了。
| 检查项目 | 经验值/建议 |
|---|---|
| 电源走线宽度 | 1A 建议 ≥ 20mil（铜厚 1oz） |
| 高速信号差分对间距 | USB 90Ω 差分线：线宽/间距按叠层计算 |
| 去耦电容位置 | 离电源脚 ≤ 200mil，放同一层更好 |
| 返回路径 | 信号路径下方必须有连续的参考平面 |
| 测试点 | 至少留 0402 焊盘，或 0.8mm 孔 |
嗯，这里要特别说一句：一定要把 PCB 文件和原理图文件进行“网表对比”。用 Cadence 或 Altium 的比对功能，一秒就能找到不一致的地方。手动对？太容易漏了。
电源上电时序验证——电也要讲顺序
板子硬件没问题了，上电那一刻还不是万事大吉。现在的 FPGA、SoC 往往需要多个电源轨按特定顺序上电。比如内核 1.0V 必须在 IO 1.8V 之前先稳定。为啥？因为 IO 先来，内核没准备好，可能会锁死或产生大电流。
验证时序的工具很便宜——示波器加差分探头。我习惯同时看 3~4 个电源轨的上升波形，用光标读出时间差。
上电时序检查步骤
- 确认规格：拿到芯片手册里的“Power Sequencing”章节，记下时序要求（典型值 ± 余量）。
- 接探头：所有电源轨尽量用 10x 探头，带宽要够。别用长地线夹，环路大会引入噪声。
- 上电测量：一次只给主电源，看各个 rail 的上升沿顺序。
- 对比手册：每个 rail 从 10% 到 90% 的时间差，是否满足要求。
- 记录波形：截屏保存，后面写报告用得上。
如果发现顺序反了，可以用电源使能脚或延时电路来调整。我曾经用一个很小的 RC 延时（100kΩ + 0.1µF）就把 1.8V 上电时间推后了 5ms，刚好避开了冲突。
整个流程一目了然
下面这张图把原理图检查、PCB 检查、上电时序验证串起来了。你可以把它当作 Bring-up 前夜的“必做清单”。
常见坑与避坑指南
我曾经在原理图里漏掉一颗 0.1µF 的去耦电容，结果核心电压纹波达到 80mV，FPGA 一跑高速就报 CRC 错误。后来补上两颗电容，纹波降到 20mV 以下。去耦电容的位置和数量，真的不是玄学。
测上电时序时，一定不要用单端探头测浮地信号。我之前有一回测 1.0V 和 1.8V 的差值，直接拿两路探头减了一下，结果全是噪声。后来换了差分探头，波形干净多了。
另外，检查 PCB 时别忘了看看螺丝孔和定位孔。如果金属螺丝孔离电源层太近，拧螺丝时可能会短路。嗯，这种低级错误其实挺常见的。
做到这步，板子基本可以放心上电了。但别急着高兴，后面还有时钟和复位要测——不过那是下一阶段的事了。