第4章 信号完整性基础：阻抗匹配、反射、串扰、衰减
做DDR信号完整性好几年了，我越来越觉得，基本功才是决定上限的关键。阻抗匹配、反射、串扰、衰减，这四件事搞不明白，后面所有的高级分析都是空中楼阁。很多工程师一上来就盯着眼图、抖动，最后发现根源还是这些基础问题没处理好。咱们先把地基打牢。
4.1 阻抗匹配——信号完整性的第一道防线
阻抗匹配是什么意思？说白了就是让驱动端的输出阻抗、传输线的特性阻抗、接收端的输入阻抗尽量保持一致。你想想看，信号沿着传输线跑，每到一个阻抗变化的地方，就会有一部分能量被反射回来。
特性阻抗Z₀由传输线的几何尺寸和介质材料决定，跟线长无关。对于DDR走线，我们一般控在40Ω到60Ω之间，具体看芯片手册。我个人习惯在做DDR走线前先把层叠结构和阻抗算好，省得后面被动。
核心原则：源端、传输线、负载端三者阻抗一致时，信号能量完全传输，无反射。
阻抗失配会带来什么？过冲、下冲、振铃，严重的还会导致数据采样错误。我记得早期做DDR2时，有个项目DDR跑不上400MHz，查了半天就是阻抗没控好，走线太细导致特性阻抗偏高，反射叠加后眼图直接闭上。
注意：不要以为只有走线才有阻抗控制。过孔、连接器、焊盘、桩线（stub）都会形成阻抗突变点。这些局部不连续在高速信号下影响很大。
解决阻抗失配最常用的方法是加端接电阻，串联端接或并联端接。DDR3/DDR4常用fly-by拓扑配合ODT（片内端接），省了不少事。
4.2 反射——信号在路口的折返跑
反射的本质是信号遇到阻抗突变后的能量再分配。反射系数Γ的计算很简单：
Γ = (ZL - Z0) / (ZL + Z0)其中ZL是负载阻抗，Z0是传输线特性阻抗。Γ为正时，反射信号与入射信号同相，电压会叠加升高，产生过冲。Γ为负时，反射信号反相，电压被拉低，产生下冲或平台。
反射最大的危害是造成信号边沿的阶梯和振铃。DDR对信号边沿质量要求高，轻微的台阶都可能导致采样窗口偏移。
避坑指南：我曾经在一个DDR3项目里碰到过奇怪的数据眼图——眼图左边眼高正常，右边却一直塌陷。后来用TDR一看，发现拓扑中某条地址线的走线绕了太远，远端分支产生负反射。把走线等长且拓扑改成fly-by，问题就解决了。
反射跟走线拓扑关系很大。DDR常用的拓扑有T型（树形）和fly-by两种。T型拓扑分支多，反射复杂，对走线等长要求极高。我一般建议DDR3/DDR4用fly-by，它天然减少反射点，也更利于信号质量。
另外要注意过孔——每个过孔就是一个电容性的阻抗不连续点。高频下它的寄生电容会拉低信号上升沿，同时引发反射。我习惯用背钻技术去掉不用段的过孔桩线，或者尽量少换层。
4.3 串扰——近在咫尺的干扰源
串扰是相邻信号线之间的耦合效应。分为容性耦合（电耦合）和感性耦合（磁耦合）两种。容性耦合在信号边沿产生同向噪声，感性耦合产生反向噪声。两者叠加起来，情况就比较复杂。
你想想看，一条线上跳变的时候，相邻线上就会被"借"过去一部分能量。串扰在DDR总线里尤其要命——数据线、地址线、控制线挤在一起，一条线的跳变可能影响到旁边的数据线，造成误码。
关键参数：串扰大小与线间距、耦合长度、信号边沿速率、参考平面完整性直接相关。边沿越陡峭、间距越小、耦合越长，串扰越大。
我建议在DDR布线时严格遵循3W原则——关键信号之间的线间距至少为3倍线宽。如果空间允许，5W更好。DDR4速率高，布线密度大，我经常在线间加地线隔离（guard trace），效果很直接。
还有一点容易被忽略——参考平面。如果走线下方参考平面不完整（比如跨越了分割槽），回流路径被迫绕行，会大大增加感性耦合，串扰急剧上升。
警告：不要在DDR走线区域随意分割地平面或电源平面。一根走线跨分割，整个通道的串扰都会变差。PCB布局阶段就应该把DDR区域规划好，避免后期调整。
4.4 衰减——信号越长越弱的真理
衰减就是信号在传输过程中能量逐渐损失。随着DDR速率提升到3200MT/s以上，衰减的影响越来越明显。
衰减主要来自两方面：趋肤效应和介电损耗。趋肤效应让高频电流集中在导线表面流过，等效电阻增加。介电损耗则是电磁波在介质中传播时，介质分子极化摩擦导致的能量损耗，用损耗角正切tanδ来描述。
衰减导致什么后果？信号幅度降低，上升沿变缓，眼图变小，抖动增加。特别是在长线走线（比如DDR4接多颗颗粒）中，远端信号质量明显差于近端。
提示：我处理过一个DDR4长通道问题，末端颗粒眼图只剩一半。用VNA量了一下通道损耗，发现6GHz处衰减超过-6dB。后来改用了低损耗的M4级板材（玻璃纤维更密集），走线也加宽到4mil补偿趋肤效应，眼图恢复了。
控制衰减的手段有限：选择低介电常数、低损耗的PCB材料；适当加宽走线降低直流电阻（但要注意阻抗控制不变，需要调整介质厚度）；避免不必要的过孔，减少连接点。
IBIS模型里会包含芯片输出级的驱动能力，包括电流大小和输出阻抗。仿真时我习惯把PCB的插损模型加进去，才能看到真实的衰减影响。
四种问题对比与思考
这四个问题不是孤立的，它们会相互影响。阻抗失配加重反射，反射叠加影响串扰测量，衰减让信号的余量更小，对反射和串扰更敏感。实际项目中，往往需要综合治理。
| 问题 | 核心成因 | 典型表现 | 主要对策 |
|---|---|---|---|
| 阻抗匹配 | 线宽、间距、介质厚度、过孔、连接器 | 过冲、振铃、眼图边界变形 | 计算特性阻抗、端接电阻、ODT、共面波导 |
| 反射 | 阻抗突变、拓扑分支、过孔桩线 | 信号阶梯、平台、误码 | fly-by拓扑、背钻、走线等长 |
| 串扰 | 间距小、耦合长、边沿陡、参考平面不完整 | 邻近线噪声、数据线误码 | 3W/5W规则、guard trace、完整参考平面 |
| 衰减 | 趋肤效应、介电损耗、长走线、多过孔 | 幅度下降、边沿变缓、抖动增大 | 低损耗板材、加宽走线、减少过孔 |
我自己的经验是：做DDR项目，先把这四件事从头到尾过一遍。哪个问题最突出，就从哪个下手。但不管怎样，层叠结构和阻抗设计一定要在前面定好，后期改动的成本太高。