传输线理论：特性阻抗、传播延迟、电感电容分布

做 DDR5 的阻抗匹配，有个东西绕不开——传输线理论。说白了，信号在 PCB 上跑，它不只是一根导线，而是一条有电阻、电感、电容、电导的“传输线”。这听起来有点抽象，但你要是真拿示波器测过 DDR5 的 DQ 波形，看到过那些振铃和过冲，就能理解：不搞懂下面这几个参数，ODT 优化就是瞎调。

分布参数模型——一条线不是一根线

低频时咱们把导线当成理想导体，电流随便流。但在 DDR5 这样的高频信号（频率奔着 4GHz 以上去了），导线上每一点都有分布的电感和电容，信号走一路就一路在充放电、在储能。我习惯用“微元模型”来理解：把传输线切成无数小段，每段都有串联电感 L 和电阻 R，并联电容 C 和电导 G。

为什么要用分布参数？因为信号在线上传播的时候，上电瞬间，每一小段线都在给后面的段充电。这就像水管里推水——水压不是同时传到末端的。你想想看，如果信号延迟在 1 英寸线上就有 140ps，而 DDR5 的一个 UI 只有 200ps 左右，那线上的分布效应就不是“可忽略”了。

特性阻抗——信号看到的瞬间阻力

特性阻抗 Z₀ 是传输线上行波电压与电流的比值。它的公式是：

Z₀ = √( (R + jωL) / (G + jωC) )

但在实际高频段（ωL >> R，ωC >> G），近似简化为：

Z₀ ≈ √( L / C )

你看，它只和单位长度的电感 L 和电容 C 有关，和线长无关。这是很多新手容易混淆的——特性阻抗不是电阻，它不会随着线长增加而增大。我当年第一次画 DDR 走线时，总觉得走线越长阻抗越大，结果用 TDR 一测，完全想错了。

特性阻抗决定了信号在传输线上看到的“入口阻抗”。如果驱动端输出阻抗和传输线 Z₀ 匹配，信号就能顺利进入线中，否则会产生反射，能量一部分弹回去。在 DDR5 里，DQ 信号一般要求单端 Z₀ = 40Ω±10%（甚至更严，35~45Ω），差分对走线 Zdiff = 80Ω 左右。

常见 DDR5 阻抗目标（参考 JEDEC）

信号类型	目标阻抗	说明
单端（DQ、DQS）	40 Ω ± 10%	实际设计通常取 40Ω，叠层允许微调
差分（CK、DQS_t/n）	80 Ω ± 10%	差分间距 + 线宽共同控制
地址/命令（CA）	40 Ω	单端，等长约束严格

传播延迟——信号在线上的“脚步”

传播延迟 Tpd 是信号在单位长度传输线上走一趟花的时间。它同样只和 L、C 有关：

Tpd = √(L × C)   （单位：ps/英寸 或 ps/m）

嗯，这里要注意：L 和 C 的乘积开方，和材料、线宽、介质层厚度都相关。实际板上 FR4 材料的 Tpd 大约在 140~170 ps/英寸。DDR5 信号速率到了 6400 MT/s，一个 UI 只有 156.25 ps，而信号从 CPU 到 DIMM 走线可能要跑几英寸——光传播延迟就占掉好几个 UI 了。

所以等长匹配才这么重要。我曾经见过一个主板，DQ 组里的几根线长度差 200 mil，结果时序窗口直接被吃掉一半。后来我们不得不在走线里绕蛇形线，硬生生把延迟差压到 20 ps 以内。

电感电容分布——Z₀ 和 Tpd 的“操控开关”

从公式就能看到：L 和 C 同时决定了 Z₀ 和 Tpd。但这两者的关系有点“拮抗”——增大线宽，电容 C 增加更多，电感 L 减少，结果 Z₀ 下降；减小线宽，C 下降，L 上升，Z₀ 上升。而 Tpd = √(L×C) ，它对线宽变化不敏感，主要受介质介电常数 εr 影响。

线宽变化对 Z₀ 和 Tpd 的影响（定性）

变化	L	C	Z₀ √(L/C)	Tpd √(L×C)
增加线宽	↓	↑↑	↓	几乎不变（小幅↑或↓）
减小线宽	↑	↓↓	↑	几乎不变（小幅↓或↑）
增加介质厚度	↑	↓	↑↑	几乎不变
增大 εr	↓	↑↑	↓	↑↑

实际 PCB 里的非理想因素

• 表面粗糙度：铜箔越粗糙，高频电阻越大，L 会增大一点点，但主要是损耗。我处理过一个 DDR5 信号衰减过大的案例，最后发现是压合的粗铜箔导致趋肤效应异常。换成反转铜（RTF）就解决了。
• 介电常数频率依赖性：FR4 的 εr 在 1MHz 时是 4.5，到了 4GHz 可能降到 4.2。这个变化会让 Z₀ 和 Tpd 跟着飘。高端板材（如 Megtron 6）能稳定在 ±3% 以内。
• 走线相邻效应：当两条线靠太近，相互的耦合电容和互感会让单根线的 Z₀ 偏离参考值。差分对内紧耦合是为了提高 Zdiff，但 DQ 之间如果走得太近，串扰会加大，ODT 也救不了。

SVG：传输线微元与核心参数关系

这张图把微元模型和影响关系串起来了。左边是每个微元段的 R、L、C、G，右边是高频下决定 Z₀ 和 Tpd 的 L、C 核心公式。下面的影响因素告诉你实际 PCB 设计时哪些参数可以调。我个人习惯在设计初期先把叠层定下来，然后用 2D 场求解器跑 Z₀ 和目标值的偏差，最后再优化走线拓扑。