2. DDR5 电气特性与信号完整性基础
做 DDR5 的眼图合规性仿真，绕不开一个基础——你得先搞懂 DDR5 的电气特性到底变了什么。我个人习惯，拿到一个新的接口规范，先看电压、速率、阻抗这三板斧。DDR5 在这三个维度上跟 DDR4 比，可以说是「换了条赛道」。
2.1 核心电压与信号摆幅
DDR5 的核心电压降到了 1.1V（VDD），相比 DDR4 的 1.2V 又低了 0.1V。你可能觉得 0.1V 没差多少？其实差很多。电压越低，噪声容限越小，信号完整性的压力越大。
更关键的是 VREF（参考电压）。DDR5 把 VREF 分成了两路——VREFCA（命令/地址）和 VREFDQ（数据），每路都可以独立通过 MR（模式寄存器）去调整。哦对，DDR5 还引入了 VREF Training，系统上电后会自动校准。
| 参数 | DDR4 | DDR5 |
|---|---|---|
| VDD | 1.2V ± 0.06V | 1.1V ± 0.05V |
| VREF(默认) | 0.6V (固定VDD/2) | 0.55V (可调，范围0.49V–0.61V) |
| VOH / VOL | 0.97V / 0.17V (typical) | 0.89V / 0.14V (typical) |
| 摆幅(单端) | ~0.8V p-p | ~0.75V p-p |
信号摆幅缩小之后，同样的反射量对眼高的伤害就更明显。你想想看，原来 800mV 的摆幅，反射 100mV 还剩 700mV；现在只有 750mV，反射 100mV 就剩 650mV，眼图中间的菱形区域直接就瘪了。
2.2 数据传输速率与带宽
DDR5 的标准起步速率就是 4800 MT/s，最高目前已经推到 8400 MT/s（JEDEC 规范中）。而 DDR4 的上限大概是 3200 MT/s。速率翻倍意味着什么？意味着一个 bit 的时间从 312ps 缩到 119ps（8400 MT/s 时）。
这会带来几个直接后果：
- 上升/下降时间更短：信号边沿的频域成分更高，PCB 走线的损耗、介电吸收更明显。
- 时序窗口更窄：Setup/Hold 的余量几乎腰斩。
- ISI（码间干扰）加重：前一个 bit 的能量还没散完，下一个 bit 就来了。
嗯，这里要注意一个概念——Nyquist 频率。DDR5-6400 的 Nyquist 频率是 3.2 GHz，而 DDR4-3200 只有 1.6 GHz。频率越高，传输线效应就越显著。曾经我在一个高速背板项目中，DDR5 的走线长度只比 DDR4 多了 5mm，结果眼图直接闭合了。后来算了一下，那 5mm 刚好等于 3.2 GHz 的四分之一波长，形成了驻波。
2.3 信号完整性关键参数
做仿真前，你需要关注下面几个指标。我把它们分成「必须测」和「建议测」两类：
必须测的指标
- Eye Height (Veye)：眼高。DDR5 规范要求 Veye ≥ 200mV（通常条件下）。
- Eye Width (Teye)：眼宽。单位 UI（Unit Interval）。DDR5-6400 一个 UI = 312.5 ps，规范要求 ≥ 0.4 UI。
- VREF Margin：参考电压上下裕量。至少保留 40mV 以上。
- Jitter (RJ, DJ)：随机抖动和确定性抖动。总抖动 (Tj) ≤ 0.3 UI。
建议关注的指标
- Duty Cycle Distortion (DCD)：占空比失真。DDR5 的 DCD 建议 < 5%。
- Overshoot / Undershoot：过冲/下冲。不超过 VDD ± 0.3V。
- Slew Rate：压摆率。数据线要求 2 V/ns ~ 5 V/ns。
2.4 传输线效应与反射
为什么 DDR5 对 PCB 走线的阻抗要求那么严？我们做一个简单的反射公式回顾：
反射系数 Γ = (Z_load - Z0) / (Z_load + Z0)
—— Z0 是走线特征阻抗（通常 40Ω 或 50Ω）
—— Z_load 是接收端等效阻抗理想情况是 Z_load = Z0，反射为零。但 DDR5 的 ODT（片上端接）可以配置为 40Ω、60Ω、80Ω 等。如果 ODT 没选对，或者走线阻抗有偏差，反射就会产生。
我做过一个对比仿真：同样是 DDR5-5600，ODT=40Ω 时眼高 285mV；换成 ODT=60Ω 之后，因为阻抗失配严重，眼高直接掉到 195mV。所以 ODT 的选择不能只看 datasheet 推荐值，得结合板级拓扑来调。
2.5 知识体系框架图
下面这张图把本章讲的核心要素串了起来。你看一眼，心里就有谱了：
2.6 实践中容易踩的坑
我给新人培训时，常让他们记一句话：「DDR5 的电气参数不是死的，是联动的。」
还有个常见误区是「仿真时的 VREF 直接取 0.55V」。实际上 DDR5 颗粒内部有 VREF 校准，实际的 VREF 可能偏移 ±40mV。如果仿真时用了理想值，测出来的 Margin 会虚高。我建议仿真时至少扫三个 VREF 点：nominal、-5% 和 +5%。
2.7 仿真前的清单检查
| 检查项 | 典型值/要求 | 备注 |
|---|---|---|
| VDD 电压 | 1.1V ± 50mV | 包含纹波噪声 |
| VREF 设置 | 0.49V–0.61V (可调) | 仿真扫 3 个水平 |
| 走线阻抗 Z0 | 40Ω ± 10% | 微带/带状线 |
| ODT 配置 | 40Ω / 60Ω / 80Ω | 建议做参数扫描 |
| 接收端模型 | IBIS-AMI | 确保含过程角 |
| 仿真速率 | 目标频率 × 2 | 例如 6400 MT/s |
嗯，把这张表过一遍，基本就不会漏掉关键变量了。我习惯把它贴在 lab 工位前面，每次仿真前都扫一眼。
好了，这一章的内容就到这儿。记住一个核心：DDR5 的电气特性基础决定了后续所有仿真的边界条件。VDD、VREF、阻抗、速率——这四个参数搞扎实，眼图合规性你就已经握住了 70% 的胜算。