📚 课程目录第3章信号完整性基础理论（传输线、反射、串扰）

信号完整性基础理论——传输线、反射、串扰

做DDR仿真，说到底就是在跟三个物理现象打交道：传输线、反射、串扰。这三个东西要是搞不明白，仿真跑再多遍也是瞎子摸象。我入行那会儿，师傅跟我说：“你先别碰软件，先把信号为什么变样想清楚。”后来我才明白这句话的分量。

低速时代，PCB走线就是一根导线，电平到了就好。到了DDR5这种速率，走线不再是“通”就行——你得把它看作一根有阻抗的传输线。

传输线模型里，每单位长度有四个寄生参数：电感(L)和电容(C)是主要的，电阻(R)和电导(G)在高频时也不能忽视。特征阻抗Z₀ = sqrt(L/C)，这就是你仿真里设置50Ω或40Ω的依据。

核心概念：特征阻抗只跟线宽、介质厚度、介电常数这些物理尺寸有关，跟线长没关系。加长走线不会改变它的特征阻抗，只会增加延迟。

我个人习惯，在DDR5设计中会把阻抗目标设在40Ω，而不是传统的50Ω。为什么？DDR5的驱动强度变弱了，40Ω能更好地匹配ODT，减少反射。这个细节，很多刚入行的朋友容易忽略。

警告：不要在参考层不连续的地方走高速线。我在一个项目里踩过这个坑——信号跨过一条电源分割槽，眼图直接闭合，查了两天才找到原因。参考层一旦断开，特征阻抗立马突变，反射就来了。

反射的原理很简单：信号在传输线上走，遇到阻抗不等于Z₀的地方，一部分能量继续往前走，另一部分被反射回来。反射系数ρ = (Z_load - Z₀)/(Z_load + Z₀)，这个公式你仿真软件里处处都能见到。

举个例子，如果走线50Ω，负载100Ω，ρ = (100-50)/(100+50) = 0.33，也就是33%的信号被反射回来。回来的信号又跟原信号叠加，波形就变形了——过冲、振铃、台阶全来了。

经验之谈：DDR5控制器的输出阻抗一般在34~40Ω之间，你的走线阻抗最好在这个区间内。匹配越好，反射越小。我建议优先用ODT端接，而不是串联电阻，因为ODT的阻值可以动态切换，适应不同读写场景。

我曾经在一个DDR4项目中，遇到DQS信号眼图张不开。查波形，过冲严重，幅值超出了VDDQ的20%。后来发现是走线阻抗偏了，实测量到46Ω，而驱动端设计是40Ω。改版后改成40Ω，眼图一下就干净了。所以，反射不是玄学，是实实在在的数学问题。

串扰的原理，说白了就是电磁耦合。两条平行走线之间，一条线上的信号通过互感和互容，在另一条线上感应出噪声。这噪声叠加到信号上，轻则抖动，重则误码。

串扰分两种：近端串扰(NEXT)和远端串扰(FEXT)。NEXT跟耦合电容和电感有关，FEXT则取决于信号的上升时间和走线长度。DDR5的速率为6400Mbps，上升沿只有几十ps，串扰问题比DDR4严重一个量级。

我在仿真一个8层DDR5板时，发现地址线中间的一根数据线干扰严重。排查后发现是地址线和数据线间距不够，3W规则都没满足。后来把间距拉到5W，串扰降低了60%。所以别舍不得走线空间——DDR5对间距要求非常高。

经验数据：在DDR5设计中，建议相邻信号线间距至少是线宽的3倍，也就是3W规则。时钟差分对尽量单独包地，间距拉到5W以上。如果面积紧张，可以在两条关键信号间插入地线。

下面这张图，是我在准备这门课时画的，涵盖了传输线、反射、串扰三大基础及其在DDR5仿真中的应用。你把它打印出来贴在工位上，做仿真时随时看一眼，能少走很多弯路。

理论讲完了，得落地。我一般是这样把这三大基础串到仿真流程里的：

小技巧：仿真时别偷懒用理想模型。我建议用IBIS-AMI模型，它包含了驱动器的非线性特性和封装寄生。DDR5控制器厂商都会提供，直接拿过来用就行。有一次我用理想模型跑出来漂亮的眼图，换了IBIS模型立马看出问题——封装电感导致振铃。嗯，从那以后我再也不用理想模型了。

基础理论看起来硬，但等你亲自在仿真软件里看到反射把眼图压成一条线、串扰在DQ上叠加出毛刺时，就会理解——信号完整性不是理论，是物理世界的真实反馈。把传输线、反射、串扰这三个基本概念搞扎实，DDR5仿真就不会跑偏。