高速链路基础：差分信号、阻抗匹配、预加重与均衡技术简介

好了，进入第二章节。在做Read Centering之前，有些基础概念咱们得先捋清楚。说白了，你要是连信号在PCB上怎么跑的都不明白，那链路训练肯定抓瞎。

我个人习惯，把高速链路的基础知识分成四块来讲。这四块内容，就是整个链路训练的“地基”。

1. 差分信号：为什么非它不可？

你可能见过单端信号，比如GPIO、SPI。但到了DDR这种高速接口，几乎全是差分对。为什么呢？

差分信号就是两根线，一根传正信号，一根传负信号。接收端看的是它们的差值。好处很明显——抗干扰。外部噪声同时耦合到两根线上，一减就没了，这叫共模抑制。同时，差分对的电磁辐射也小，因为两根线的磁场会相互抵消。

我记得刚做DDR3的时候，layout工程师把一对差分线拉得很长，还绕了弯。结果眼图惨不忍睹。后来一查，两根线的长度差了快200mil，时序偏差全跑出来了。所以，差分对必须等长，而且还要紧耦合。

2. 阻抗匹配：信号反射的克星

信号在PCB上传输，说白了就是在走线里跑。但PCB的阻抗不是均匀的。芯片焊盘、过孔、连接器，到处都是阻抗跳变点。信号每遇到一个不连续点，就会有一部分能量反射回来，这就是反射噪声。

我建议你记住一个指标：回波损耗（Return Loss）。如果回波损耗太大，说明反射严重，信号能量都浪费了。

阻抗匹配的目的是让驱动端、传输线、接收端的阻抗一致。常见的做法是端接。DDR接口常用的端接方式是ODT（On-Die Termination），也就是在芯片内部直接做电阻匹配。这会省掉板级匹配电阻。

我曾经遇到过一个问题：DDR4跑2400MT/s，信号质量总是差那么一点。翻来覆去查，最后发现是ODT设置不对。芯片内部ODT是40Ω，但走线阻抗是50Ω，差10Ω。看起来不大，但高频下这10Ω的反射就很致命了。

3. 预加重：发送端的“兴奋剂”

信号在高速传输时，PCB的介质损耗和趋肤效应会让高频分量严重衰减。尤其是当连续传输多个同种电平的信号（比如一连串的“1”），信号电压会慢慢掉下去。这就是基线漂移。

预加重的思路很简单：在发送端，当信号发生跳变时，刻意增大驱动强度；当信号保持不变时，降低驱动强度。说白了，就是给信号打一针“兴奋剂”，让它在跳变瞬间更有力。

预加重的参数通常用“去加重（De-emphasis）”的dB值来表示。比如-3dB的去加重，意思是持续电平时比跳变时低3dB。我调试链路时，会从-3dB开始尝试，然后观察眼图的张开程度。不够就加点，过了就减点。

4. 均衡：接收端的“矫正器”

与预加重对应，均衡是在接收端做的事情。它补偿信道损耗，把被衰减的高频分量捡回来。

常见的均衡技术有几种：

• CTLE（连续时间线性均衡）： 一个模拟滤波器，放大高频、衰减低频。简单粗暴，但有效。
• FFE（前馈均衡）： 在发送端做数字滤波，效果比纯模拟CTLE好。
• DFE（判决反馈均衡）： 在接收端做，利用之前收到的符号来抵消当前的码间干扰。这是高端DDR接口的标配。

你想想看，Read Centering的时候，均衡器如果不调好，接收到的眼图可能就是闭着的。眼都闭了，你还怎么采样数据？

5. 三者协同：链路训练的“三驾马车”

差分信号、阻抗匹配、预加重与均衡，这三者不是孤立的。你得一起考虑。差分信号给了一个干净的低噪平台，阻抗匹配确保了能量不浪费，预加重和均衡把丢失的高频补了回来。

我举一个具体例子。DDR5的接口速率已经到6400MT/s以上了。这种速率下，你不做均衡，连基本的眼图都看不见。预加重和DFE必须联动。发送端预加重太大，会引发过冲；接收端均衡过度，会放大噪声。两者需要动态平衡。

好，这一章的基础就这些。后面我们会具体讲Read Centering里的每一步，到时候这些概念会反复出现。你先消化一下。