D-PHY协议简介：MIPI D-PHY基本概念
说到MIPI D-PHY，我先问个问题：你手机里的摄像头和屏幕，是怎么跟主芯片沟通的？
答案就是D-PHY。它是MIPI联盟定义的一套物理层标准，专门用来传输高速串行数据。我做眼图测量这么多年，打交道最多的就是它。说白了，D-PHY就是一条“数字高速公路”，把像素、指令、控制信号从一头搬到另一头。
D-PHY在MIPI体系中的位置
MIPI联盟定义了一整套接口协议，好比一座大楼：
- 应用层：比如CSI-2（摄像头接口）、DSI（显示接口）
- 协议层：打包、拆包、CRC校验
- 物理层：D-PHY、C-PHY、M-PHY
D-PHY负责最底层的“物理搬运”——把0和1变成电流或电压，在线路上传输。嗯，这里要注意：D-PHY不关心你传的是什么数据，它只管保证信号能准确无误地到达对端。
D-PHY的基本架构
一个典型的D-PHY链路包含三种通道：
| 通道类型 | 方向 | 数量 | 功能 |
|---|---|---|---|
| 时钟通道 (Clock Lane) | 单向（主机→设备） | 1对差分线 | 提供高速时钟参考 |
| 数据通道 (Data Lane) | 单向或双向 | 1~4对差分线 | 传输像素/命令数据 |
| 控制通道 (Control) | 通过数据通道的低功耗模式实现 | — | 握手、复位、休眠 |
我刚开始做D-PHY项目时，总以为数据通道越多越好。后来踩过坑才发现——通道多了，串扰和功耗也上去了。实际产品里多数只用1到2个数据通道。
数据通道和时钟通道是怎么配合的？
你想想看，高速传输时，如果没有时钟，接收端怎么知道什么时候该取数据？D-PHY的时钟通道就是干这个的。
具体规则：
- 时钟通道始终以DDR（双倍数据率）方式工作——每个时钟周期采样两次数据。
- 数据通道在时钟的上升沿和下降沿各传1 bit（DDR采样）。
- 时钟和数据通道的走线长度必须等长，偏差通常控制在±50 ps以内。我在项目中遇到过因为PCB走线差100 ps，眼图直接糊成一团的案例……
关键点：每对通道都是差分信号（Dp/Dn）。差分的好处——抗共模噪声强、电磁辐射低、信号摆幅小。嗯，这对眼图测量来说特别友好，因为差分信号的“眼图”是叠加在两个单端信号上的，测量时一定要用示波器的差分探头或数学运算。
两种工作模式：高速模式与低功耗模式
D-PHY最厉害的地方就是能随时切换模式，既跑得快又省电。其实就是为了适应手机这种既要高帧率又要长续航的场景。
| 特性 | 高速模式 (HS) | 低功耗模式 (LP) |
|---|---|---|
| 电压摆幅 | 约200 mV（差分） | 0~1.2V（单端） |
| 信号类型 | 差分 | 单端 |
| 数据速率 | 最高4.5 Gbps（每lane） | ≤10 Mbps |
| 功耗 | 高 | 极低 |
| 主要用途 | 传输大量视频/图像数据 | 控制命令、休眠唤醒 |
避坑提示：测量眼图时，一定要区分HS和LP状态。示波器触发要设置成HS专属事件，否则你会看到一堆乱七八糟的波形。我有一回就是忘了切触发模式，盯着屏幕看了半天才发现测量的全是LP空闲信号……
D-PHY的状态机与总线操作
D-PHY总线有几种基本状态：
- Stop：线路处于LP-11状态（Dp=1, Dn=1），进入空闲或准备切换模式。
- HS-Idle：差分信号共模电压稳定在200 mV左右，等待数据。
- HS-Data：差分信号交替翻转，传输实际数据。
- LP-00/01/10/11：单端信号组合，用于控制、握手。
每次从LP切到HS，都需要经过SoT（Start of Transmission）序列：先发一段LP命令让接收端准备好，然后拉成差分模式，再发同步码。这个序列很关键——如果SoT的时序歪了，接收端就找不到数据边界。我亲眼见过一颗芯片因为SoT里某个上升沿不够陡，导致整帧图像出现条纹。
电气特性一览
做眼图测量，这几个参数你必须烂熟于心：
| 参数 | HS模式 | LP模式 |
|---|---|---|
| 差分电压 VOD | 140 ~ 270 mV | — |
| 共模电压 VCM | 150 ~ 250 mV | — |
| 单端高电平 VOH | — | 1.1 ~ 1.3V |
| 单端低电平 VOL | — | 0 ~ 0.1V |
| 上升/下降时间 | ≤150 ps（20%~80%） | ≤5 ns |
| 传输延迟差 | 时钟-数据 ±0.15 UI | — |
这里“±0.15 UI”是什么意思？1个UI = 1 bit周期。比如2 Gbps下，1 UI = 500 ps，那么时钟和数据的偏差要控制在±75 ps以内。这个容限很小，PCB走线时必须严格等长。
一张图看懂D-PHY的层次结构
下面这张SVG图展示了一个2 Data Lane + 1 Clock Lane的典型D-PHY系统。注意看数据是怎么从协议层落到物理层的。
从这张图能看出来：协议层把数据打包好，交给物理适配层做串行化，再分配到各个通道上。时钟通道只负责传递DDR时钟，数据通道既能在高速模式下狂飙，也能在低功耗模式下慢悠悠地传控制命令。
为什么学眼图测量必须懂D-PHY？
我个人觉得，不理解D-PHY的电气特性，测眼图就是瞎测。举个简单例子——你测出来的眼高只有180 mV，在不在规范里？如果不知道HS模式下VOD是140~270 mV，你就没法判断。还有，眼图的“眼宽”受时钟抖动影响极大，而D-PHY的时钟和数据之间的延迟偏差就是抖动的来源之一。
重要警告：千万不要在D-PHY总线处于LP模式时测量眼图！LP模式下的单端信号摆幅很大，会损坏示波器前端。很多高级示波器有“D-PHY触发模板”，能用起来就用。我以前见过有人用普通探头直接怼LP信号，结果探头烧了的惨案……
几种常见的D-PHY配置
- 1 Data Lane + 1 Clock Lane：用于低分辨率摄像头或副屏（比如指纹识别），数据速率通常1 Gbps以下。
- 2 Data Lane + 1 Clock Lane：1080p~4K摄像头最常见，每lane跑1.5~2.5 Gbps。
- 4 Data Lane + 1 Clock Lane：高帧率4K或8K显示，每lane跑3~4.5 Gbps。
选多少条lane，得根据分辨率和帧率算带宽。我习惯先算一下总数据速率，再除以lane数量，确认每lane不超过协议上限。余量留个20%，不然眼图很容易闭合。
小结
这一节先把D-PHY的“骨架”搭起来了——它是什么、怎么分层、通道怎么分配、两种模式怎么切换。后面几章我们会深入每个细节：SoT序列的波形长什么样、HS和LP的时序参数怎么量、眼图模板怎么设。嗯，你现在心里有个大概框架就行，回头忘了随时回来翻翻这个图。