4、传输线效应：传输线理论、反射、振铃导致的偏移

各位做高速数字设计的同行都知道，信号一旦走上GHz，PCB走线就不再是“一根铜线”那么简单了。它变成了一根传输线。我早年吃过这亏：一块DDR3板子，时序怎么也调不过。后来用TDR一测，发现走线阻抗不连续，反射直接把数据眼图弄塌了。所以这一章，我重点聊聊传输线效应是怎么引入Timing Skew的。

4.1 传输线基础：信号不是瞬间到达的

先问个问题：一条走线两端，信号走完需要时间吗？废话，当然需要。但在低频时这个延时远小于时钟周期，我们可以忽略。频率一高，比如3GHz，时钟周期才333ps，而FR4板上信号传播速度大约是150ps/inch。你想想看，一条1英寸的走线就占了半个周期。这时候就必须用传输线理论来分析了。

传输线有两个核心参数：特征阻抗Z₀和传播延时T_pd。特征阻抗由线宽、介质厚度、介电常数决定。传播延时由介电常数和走线长度决定。我习惯在仿真前先算一下：

; 微带线传播延时估算（FR4，εr≈4.2）
Tpd ≈ 85 ps/inch × sqrt(4.2) ≈ 174 ps/inch
; 但实际板材没那么理想，我一般取180 ps/inch来做裕量

要注意，PCB上不同层的走线，Tpd可能不一样——内层的有效介电常数更高，电磁波走得稍慢。这就导致同一时钟树里，不同分支的物理长度即使相等，电长度却不同，直接产生Skew。

4.2 反射：阻抗不匹配的“回音”

反射的本质是阻抗不连续。信号在传播时遇到阻抗变化，部分能量被反射回去，部分继续前进。反射系数ρ = (Z_load - Z₀) / (Z_load + Z₀)。说白了，源端和终端阻抗与传输线特征阻抗不一致，就会反射。

反射造成的直接后果是波形失真——过冲、台阶、非单调边沿。失真意味着什么？阈值交叉点偏移。举个例子：一个时钟信号在接收端因为反射产生了非单调边沿，接收器可能在同一时钟周期内误判两次，或者干脆判不出来。抖动和Skew就这么来了。

我早期调试一块SERDES板子，发现数据采样始终比预期晚30ps。摸半天，发现源端串联电阻用了33Ω，而传输线特征阻抗是50Ω，反射系数(33-50)/(33+50)= -0.17。信号来回反射了好几回合，接收端看到的边沿整整拖了30ps。后来换成50Ω匹配电阻，Skew消失了。

4.3 振铃：多次反射的“放大器”

振铃（Ringback）是多次反射在时域叠加的结果。当信号频率的周期与传输线的往返延时相近时，反射波会“踩准节拍”两次或多次冲击接收端。想象一下：信号先冲过去，被远端反射回来，又被近端反射回去……在接收端看到的就是一串衰减振荡。

振铃对Timing Skew的影响非常具体：

• 振铃下冲：可能使信号跌入接收器的输入阈值以下，造成逻辑状态翻转的“假跳变”，引入数十甚至上百皮秒的额外Skew。
• 振铃过冲：长期看会伤器件，但短期冲击也会改变触发电平，使接收机内部比较器偏置改变，Skew偏移量不稳定。

我曾在一条DDR地址线上看到超过800mV的振铃（驱动端1.2V），接收端在600mV阈值附近反复横跳了三次，最终接收窗口消失了。用IBIS模型仿真后发现，只要把末端阻尼电阻从0Ω改到22Ω，振铃就衰减到200mV以内。这个经验教会我：拿到高速走线，先看S参数的谐振频点，再决定要不要加端接。

4.4 链路整体Skew分解：一张图说清楚

下面这张图梳理了传输线效应引入Skew的完整链路。我每次做时序分析都会过一遍这个逻辑。

4.5 典型数值对比：理想 vs 实际传输线

下面这个表我一直在用，做设计时可以快速评估有多大Skew风险。

4.6 避坑实战：我踩过的三个坑

1. 只看物理等长，不看电等长：不同层走线因为介电常数不同，电长度能差5%~8%。我那时做了8条地址线等长，结果内外层混用，最后一条地址线比别人慢了40ps。现在我都要求仿真出每层的Tpd实际值。
2. 忽视T型分支的反射：时钟或者数据走线有T型分支时，支路长度不同会产生严重的反射叠加。我曾经用DRAM颗粒做菊花链拓扑，一颗走线比另一颗长0.5inch，结果反射正好在采样窗口中心“捣乱”，Skew直接超标。
3. 仿真不包含封装模型：芯片内部走线也是传输线。我遇到过PCB仿真完美，但芯片封装模型没加，裸die的bondwire电感产生了额外反射。加上封装后，Skew从15ps涨到65ps。自此以后我坚持把封装IBIS或S参数纳入整体链路仿真。