4. MIPI DSI 物理层电气特性标准：规范要求
做 MIPI DSI 高速接口，第一关就是搞懂物理层电气参数。说白了，高速线上跑的到底是多大电压、多快翻转、能容忍多少误差——这些都写在 D-PHY 规范里。很多刚入行的工程师觉得只要原理图上差分线拉对了就完事，结果一上示波器眼图烂得一塌糊涂。
我当年调试第一块 MIPI 板卡时，死活出不了图。查了两天才发现是共模电压偏了 30 mV。 嗯，从那以后我再也不敢跳过电气参数检查了。今天我们就掰开揉碎讲清楚 HS 模式下的核心电气规范。
4.1 差分电压 \(V_{OD}\) —— 高速传输的“信号强度”
HS 模式下数据是通过差分对传输的。差分电压 \(V_{OD}\) 指的是正端 \(D_p\) 和负端 \(D_n\) 之间的电压差值。接收端就是靠这个差值判断逻辑 0 或 1 的。
规范里怎么写的？D-PHY v1.2 要求 \(V_{OD}\) 的峰值差范围是 140 mV ~ 270 mV，典型值给的是 200 mV。注意——这是峰峰值，不是单端幅度。
- 差分输出电压 \(V_{OD,PP}\)：140 ~ 270 mV
- 典型设计目标：200 mV
- 单端摆幅 \(\approx V_{OD}/2\)：70 ~ 135 mV
你想想看，如果 \(V_{OD}\) 太小，接收端差分放大器的余量就不够，噪声一进来可能判错电平。反过来如果太大，不仅功耗飙升，还会产生过冲，影响 EMI。所以我个人习惯把 \(V_{OD}\) 锁定在 200 mV 附近，偏差尽量控制在 ±10 mV 内。
4.2 共模电压 \(V_{CM}\) —— 信号摆动的“地平面”
共模电压是差分对两条线上相对参考地的平均电压。HS 模式下，\(V_{CM}\) 的规范范围是 150 mV ~ 250 mV，典型值 200 mV。
为什么这么低？因为 D-PHY 为了节省功耗，用了低压摆幅。传统 LVDS 共模 1.2 V，MIPI 直接拉到 200 mV 左右。这样驱动器的功耗大幅下降，但也带来新麻烦——共模对电源噪声和 PCB 回流路径非常敏感。
4.3 上升 / 下降时间 —— 高速翻转的“斜率”
HS 模式速度高（从 80 Mbps 到 2.5 Gbps 甚至更高），信号的上升和下降时间必须严格控制。规范里用 \(T_{rise}\) 和 \(T_{fall}\) 表示，一般在 150 ps 左右（具体看数据速率），而且要求上升时间和下降时间的偏差不超过 10%。
我见过一个常见问题：某款 SoC 的 D-PHY 输出级上升沿很快（100 ps），下降沿却很慢（200 ps），结果占空比失真达到 15%，接收端 PLL 直接失锁。解决办法是在驱动器端调整预加重或增加源端串联电阻。
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| \(T_{rise}\)（20%~80%） | — | 150 | 250 | ps |
| \(T_{fall}\)（80%~20%） | — | 150 | 250 | ps |
| \(T_{rise}\) / \(T_{fall}\) 失配 | — | < 10% | — | % |
| \(UI\)（单位间隔） | — | 1 / 数据速率 | — | ns |
4.4 差模 / 共模阻抗与端接
高速传输线要匹配阻抗，这是常识。D-PHY 规范要求差分阻抗 \(Z_{diff}\) 为 100 Ω ± 10%，单端对地阻抗 \(Z_{se}\) 为 50 Ω ± 10%。接收端内部通常会集成 100 Ω 差分端接电阻，但有些老芯片需要外部并联。
实际 layout 中，差分线线宽线距要算好。我建议用 50 Ω 单端线，间距拉开到刚好满足 100 Ω 差分——比如线宽 5 mil，线距 7 mil（四层板，参考层距离 4 mil）。这部分回头我再单独讲一章 PCB 设计，今天先记住数值。
4.5 从规范到实际：一张图看懂电压摆幅
下面这张图我画了很久，把 HS 模式下最关键的电压摆幅关系串起来了。你可以把它贴在工位上。
4.6 电气规范合规性验证
最后说说怎么验证这些参数。我个人习惯用高速差分探头（> 2 GHz 带宽）接示波器，抓一段 HS 连续 0/1 切换的波形。然后测量 \(V_{OD}\)、\(V_{CM}\)、上升/下降时间，再跟规范表格比对。
好了，这一章我们把 MIPI DSI 物理层电气特性的核心规范都过了一遍。每个参数都有明确的数值范围和物理意义——设计时千万别凭感觉，表上写多少就验多少。