📚 课程目录第3章 LP模式电气特性

3. LP模式电气特性：LP-TX、LP-RX、LP-RX端接电阻典型值

搞D-PHY的人都知道，LP模式才是MIPI接口里最容易出问题的环节。HS模式虽然速度快，但信号幅度大、时序窗口宽，基本照着规范画板子就不会翻车。LP模式就不一样了——电压电平范围宽、上升沿缓慢、驱动能力又小，稍不注意就在信号接收端出现误判。

我去年调试一块传感器板子，LP模式下总是间歇性丢包。示波器抓了三天，最后发现是端接电阻匹配不当。今天咱们就把LP模式下的电气参数彻底理清，重点讲LP-TX、LP-RX和端接电阻的典型值。

3.1 LP模式电压电平定义

LP模式走的是单端信号，不像HS那样用差分对。一条数据线或时钟线就是一根线，对地传输。电平只有两个状态：低电平和高电平。但MIPI规范给它们起了专门的名字：LP-00、LP-01、LP-10、LP-11，分别对应数据线Dp和Dn的四种组合。

其实底层逻辑很简单：

LP-00：两根线都拉低，进入ULPS（超低功耗状态）
LP-01：Dp低、Dn高，表示“桥接状态”
LP-10：Dp高、Dn低，表示“LP传输开始”
LP-11：两根线都高，空闲状态

嗯，这里要注意：LP模式的电压阈值和HS模式完全不同。LP-TX输出高电平（V_OH）必须≥1.2V，低电平（V_OL）必须≤0.1V。而LP-RX接收端判定的阈值，高电平（V_IH）≥0.88V，低电平（V_IL）≤0.48V。中间那一段灰色区域——从0.48V到0.88V，接收器不确定这是高还是低，就会出问题。

我曾经踩过的坑：有一款模组的LP-TX驱动能力偏弱，输出高电平只有0.95V，远低于规范的1.2V最小值。虽然示波器看波形还能到0.9V左右，但接收端的V_IH是0.88V，边缘余量只有70mV。温度一升高，电平掉到0.85V以下，通信就偶尔失败。所以实际设计中，我建议给LP高电平留至少200mV的余量。

3.2 LP-TX 输出特性

LP-TX本质上就是个可编程的电流源或推挽驱动器。MIPI规范要求LP-TX能输出至少1.2V的高电平，同时输出阻抗要可控。典型值如下：

参数	符号	最小值	典型值	最大值	单位
输出高电平	V_OH	1.2	1.35	1.5	V
输出低电平	V_OL	-0.05	0	0.1	V
输出阻抗	Z_{TX_LP}	80	100	120	Ω
上升时间	t_RLP	5	15	30	ns
下降时间	t_FLP	5	15	30	ns

你看这个输出阻抗，规范给的是80~120Ω。为什么不是50Ω？因为LP模式信号速率低，走线阻抗匹配不像HS那样严格。我个人的习惯是，如果LP走线不超过5cm，甚至可以不串电阻。一旦超过10cm，最好在TX端串一个100Ω电阻来吸收反射。

小技巧：很多SoC内部的LP-TX驱动强度是可调的。如果发现上升沿太缓（斜率不足），尝试把驱动强度寄存器调高一级。但别调太猛，否则会引入过冲。

3.3 LP-RX 接收特性

接收端没那么复杂，它只需要正确判断线上电平是高是低。但难就难在阈值窗口的稳定性。LP-RX的输入阈值直接决定了抗噪声能力。看表：

参数	符号	最小值	典型值	最大值	单位
输入高电平阈值	V_IH	0.88	0.90	1.0	V
输入低电平阈值	V_IL	0.3	0.45	0.48	V
迟滞电压	V_hys	0.05	0.10	0.20	V
输入电容	C_in	—	3	5	pF

迟滞电压很重要。你看V_hys只有50~200mV，如果走线上噪声幅度超过迟滞，接收器就会反复触发误判。我遇到过最夸张的情况：LPDDR4接口因为电源纹波耦合到LP信号线上，400mV峰峰值的噪声直接把接收器整崩溃了。解决办法就是在RX端加一个RC滤波。

3.4 LP-RX端接电阻

终于到重点了。LP-RX端接电阻不是必须的，但绝大部分量产方案都会加了它。为什么呢？因为LP模式没有HS那样的差分100Ω端接，信号从TX到RX，会在RX输入端形成反射。如果是纯容性负载（只有输入电容），反射系数接近1，信号会来回振荡好多个周期才稳定。

我个人的做法是：在RX端对地接一个100kΩ到220kΩ的电阻。这个电阻有几个作用：

提供直流泄放路径，防止浮空时电平不确定
加速下降沿（RC放电时间常数更小）
减小信号反射（虽然值很大，但聊胜于无）

实际常见值：

应用场景	端接电阻典型值	说明
摄像头模组短走线	100kΩ	走线<5cm，主要防浮空
显示屏长走线	220kΩ	走线10~20cm，需要加速
ULPS低功耗场景	1MΩ	为降低静态功耗

  关键点：不要在下拉电阻上抠门。有些工程师为了省成本不装端接电阻，结果测出来的LP信号振铃严重。一块PCB上就几十个电阻，省几毛钱换来整机稳定性下降，不划算。

3.5 知识体系：LP模式电气参数核心结构

下面这张图把所有关系串起来，你看一遍就能记住：

3.6 实战设计检查清单

讲完理论，给一张我平时做LP信号完整性检查时用的清单。每次走通这条列表，基本就不会出大问题：

TX输出电平检查——确认V_OH ≥ 1.2V，最好实测达到1.3V以上
RX阈值余量评估——高电平余量 = V_{OH_MIN} - V_{IH_MAX}，低电平余量 = V_{IL_MIN} - V_{OL_MAX}，两个都应该 ≥ 200mV
上升/下降时间测量——20%~80%边沿斜率，不要超过30ns，否则串扰严重
端接电阻选型——根据走线长度选100kΩ ~ 220kΩ，短走线可用1MΩ但必须加下拉
信号完整性仿真——至少用SPICE仿真一次RC充放电，确保振铃幅度在迟滞窗口内
电源噪声排查——LP信号线附近不要有DC-DC开关节点耦合

我踩过的一个大坑：有一块4层板，为了省一版，LP信号线沿着板边走了18cm，还平行了一段时钟线。结果LP信号上串扰了400mV的噪声，接收器直接死锁。最后不得不在RX端加了一个33pF电容到地来滤除高频噪声，才解决问题。所以你想想看，走线越长，问题越多。能短则短。

3.7 常见误解澄清

最后聊几个我经常被问到的点：

“LP模式不需要阻抗匹配”——对，但不完全对。上升时间20ns，信号频率相当于十几MHz，匹配要求比HS低。但走线超过15cm时，反射依然影响时序。我建议长度超过10cm时，TX端至少串一个50Ω电阻。
“端接电阻越大越好”——不是。太大（>1MΩ）会导致下降沿变慢，因为RC时间常数太大了。太小（<50kΩ）又会消耗过多静态电流。你看着办。
“接收器迟滞越大越抗噪”——对，但太大（>300mV）会抬高阈值窗口，压低有效信号余量。迟滞不是越大越好，要取平衡。

嗯，本章内容基本覆盖了LP模式的电气特性核心。记住三个数值：TX高电平1.2V、RX高阈值0.88V、端接电阻100kΩ。只要把这几个点抓牢，LP模式的调试就不慌。