3. HS与LP模式下的信号特性
好，咱们进入正题。D-PHY 的物理层有两种工作模式：高速（HS） 和 低功耗（LP）。这俩模式不仅名字不一样，里面的信号特性简直就像两个人——一个开跑车，一个骑自行车。我当年第一次调试 MIPI 接口时，就因为没搞清 LP 模式的共模电压范围，结果把接收端的 bias 给烧了……嗯，从那以后我再也不敢小看这些参数了。
这一节，我们重点掰扯四个东西：电压摆幅、共模电压、驱动电流，以及上升/下降时间的典型值。你把这些搞明白，后面算 rise time 的斜率、匹配端接什么的，就顺了。
3.1 HS 模式：高速但不“大”
HS 模式用于传输真正的图像数据，速率从 80 Mbps 一路干到 2.5 Gbps 甚至更高。为了跑到这么快，信号摆幅必须压得很低——不然功耗和 EMI 都受不了。
| 参数 | HS 模式 | LP 模式 |
|---|---|---|
| 电压摆幅 (VOD) | 100 mV ~ 300 mV（差分） | 0 V ~ 1.2 V（单端） |
| 共模电压 (VCM) | 150 mV ~ 250 mV（典型 200 mV） | 0.7 V ~ 1.2 V（典型 1.0 V） |
| 驱动电流 (IOD) | 约 1.5 mA ~ 6.0 mA（差分） | 约 2.0 mA ~ 10 mA（单端） |
| 上升/下降时间 (20%–80%) | 典型 150 ps ~ 350 ps | 典型 5 ns ~ 15 ns |
关键点：HS 模式是差分信号，LP 模式是单端信号。别看电压差几倍，速率差几十倍——物理设计的方法完全不同。
3.2 电压摆幅：小尾巴 vs 大摆锤
HS 模式下，摆幅非常小：两根线之间的差分电压（VOD）只有 100 mV 到 300 mV。为什么这么小？你想想看，要是像传统 LVDS 那样摆 350 mV，功耗就上去了，而且高频分量会吓人。我有个项目为了赶进度，直接用了 300 mV 的摆幅，结果 PCB 走线稍微长一点就眼图闭合——所以后来我建议能用 200 mV 就别省那点电流。
LP 模式就粗暴多了：单端信号直接从 0 V 跳到 1.2 V，或者从 1.2 V 掉到 0 V。这其实是个标准的 1.2V CMOS 电平。你拿示波器一看，波形像城墙一样。注意，这里的电压可不是差分测量的，而是对地量。
个人经验：LP 模式的摆幅大，上升时间又慢（几纳秒到十几纳秒），所以它的 EMI 反而比 HS 模式更糟糕——因为 dV/dt 并不小。我当年在实验室里用近场探头一照，LP 区域经常能看到明显的辐射尖峰。
3.3 共模电压：平衡 vs 堆叠
共模电压（VCM）决定了信号摆动时的“中心”位置。在 HS 模式下，差分对的每一根线都围绕大约 200 mV（典型值）上下摆动。标准规定是 150 mV～250 mV。为什么定这么低？因为 HS 的输出级是开漏差分结构，终端电阻拉到 GND，所以共模点自然被拉到低电位。你要是把共模电压提高，功耗立马翻倍，而且没法匹配 50 Ω 的端接。
LP 模式呢？共模电压就是电源电压的一半左右？不那么简单。LP 模式下，Dp 和 Dn 是分开驱动的：一根在 0 V，另一根在 1.2 V，或者反过来。所以它的“共模”在差分对上看是变化的——实际上 LP 根本不需要考虑共模，因为它走的是单端逻辑。你只要保证单端电平符合 LP 的阈值就行：接收端判定 High 要 > 880 mV，Low 要 < 550 mV。
千万不要把 HS 和 LP 的共模电压搞混。我在一个兼容性测试中遇到过，某家芯片的 LP 模式共模电压跑到 1.0 V，而 HS 共模只有 180 mV——如果接收端没做好电平切换，数据就会错位。
3.4 驱动电流：轻踩油门 vs 猛踩刹车
HS 模式下，每根差分线流过的电流很小——因为只需在 100 Ω 终端上产生 100~300 mV 的压降。我算过：200 mV / 50 Ω = 4 mA，两根线加起来也就 8 mA。但注意，这是持续的双向电流，所以输出级设计要很精确，不能有太大偏置。
LP 模式就不同了：驱动端是 CMOS 推挽结构，电流取决于负载电容和上升/下降时间。典型负载 5 pF 下，1.2V / 5 ns ≈ 12 mA 的瞬间电流。虽然平均电流不高，但瞬间尖峰很大。电源去耦如果没做好，LP 切换时会导致 HS 的电压波动，进而产生误码。
避坑指南：我曾在一款平板设计中，LP 的驱动电流尖峰让 HS 眼图出现了周期性抖动——因为共用的 LDO 响应太慢。最后在 LP 电源上加了个 100 nF 的 MLCC 才解决。
3.5 上升/下降时间：快慢背后的物理
上升时间（20%–80%）和下降时间在 HS 模式下典型值在 150 ps 到 350 ps 之间。为什么要有这个范围？太快了，EMI 和反射增大；太慢了，眼图中心的张开度下降。MIPI 规范里给出了一个指导公式：对于某个速率，上升时间要大于 0.3 × UI，且小于 0.5 × UI。比如 1 Gbps（1 ns UI），上升时间就要在 300 ps 到 500 ps 之间。
LP 模式就宽松多了：典型值 5 ns 到 15 ns。但注意，规范里要求 LP 的上升时间不能超过 25 ns，否则接收端可能误判状态。你可能会问：“慢一点不好吗？”其实 LP 模式要配合 Escape Mode、Turnaround 等时序，太慢会超过协议容限。
下面这张图展示了 HS 与 LP 在信号特性上的核心差异，以及它们如何影响实际设计决策。
3.6 实测中常见的“坑”
我再说两个实际案例吧。第一个：有一次量测 HS 上升时间，示波器探头地线太长，导致测出来 500 ps，实际只有 250 ps。后来换了近地弹簧，数值才对。所以测 rise time 时，探头地回路一定要短，最好用 SMA 转接头。
第二个：LP 的下降时间，规范要求不能比上升时间慢太多，否则接收端可能误触发 Escape Mode。我遇到过一颗芯片，LP 下降沿特别缓（18 ns），结果每次切回 HS 都多了一个 LP 的“0”脉冲——查了两个星期才发现是驱动端输出阻抗太大。调小了就OK了。
3.7 小结
HS 和 LP 就像是双面人：一个追求极速但低调，一个沉稳但粗犷。理解它们的电压、电流、时间特性，是设计好 PHY 接口的基础。下一节我们会把这些参数串起来，算一算实际的上升/下降斜率，以及如何保证眼图合规。
嗯，今天就到这儿。记住：别把 LP 的 1.2V 当 HS 用，也别把 HS 的 200 mV 当噪音忽略——它会咬你的。
快速自查清单：
- HS 差分摆幅是否在 100~300 mV 内？
- HS 共模电压是否在 150~250 mV 内？
- LP 上升时间是否 ≤ 25 ns？
- HS 上升时间是否满足 0.3 UI ~ 0.5 UI？
- 电源去耦是否考虑了 LP 的尖峰电流？