2. D-PHY物理层结构：差分对、时钟通道与数据通道

好，我们开始聊物理层。很多人一上来就背概念——“D-PHY有两类通道，时钟通道和数据通道”，说实话，背完就忘。你想想看，真正干活的时候，能不能把信号调通、把眼图打开，跟你知不知道这两个通道叫什么名字关系不大。真正关键的是：它们是怎么连的、怎么跑的、容易出什么妖蛾子。

我在项目里见过不止一次，工程师把时钟通道和数据通道的极性接反了，还纳闷为什么图像一片雪花。说白了，这就是没吃透物理层结构。

这一讲，我带你从物理连线的角度，把差分对、时钟通道、数据通道这三个东西拆开揉碎了讲。

2.1 差分对：D-PHY的物理基础

D-PHY用的不是单端信号。它靠一对线传一个信号，叫差分对。

为什么非要用差分对？

单端信号对地噪声敏感，你想想看，PCB上到处都是数字信号在跳，地平面稍微不干净，单端信号的眼图就糊了。差分对就聪明多了——信号在正端（DP）和负端（DN）上传相反的电平，接收端只看两者之差。外部干扰同时叠加在两线上，一减就抵消了。

我一开始做CSI-2调试的时候，觉得差分对的布线不用太讲究。结果有一次在量产板上发现，只要旁边有一路I2C在跑，D-PHY就丢包。查了半天，原来是差分对走线不对称，共模抑制比被破坏了。

2.2 时钟通道（Clock Lane）

时钟通道就是一个差分对——正端CLKP，负端CLKN。嗯，这里要注意，时钟通道不只是用来传时钟的，它还承担了HS和LP模式切换的同步任务。

时钟通道的特性：

• 双模式运行：LP模式跑100-300MHz的LP时钟（其实更像电平翻转），HS模式跑DDR双倍速率时钟，频率跟数据速率挂钩
• HS模式下：时钟始终连续翻转，不存在“停时钟”这回事。这点跟某些串行总线不同，D-PHY的时钟必须一直跳，数据通道才能采样
• 极性无所谓？其实文档里允许极性反转，但我个人习惯让CLKP连CLKP、CLKN连CLKN，保持一致最省心。万一搞反了，整个数据采样就乱套了

为什么时钟必须连续？

你想想看，D-PHY不是包传输式的总线。数据通道在HS模式下一旦开启，每个bit都靠时钟沿采样。哪怕你传的是连续相同的bit，时钟也得翻。我在调试的时候碰到过一个案例，接收端丢掉了第一个bit，后来发现是时钟通道的走线太长，导致时钟沿和数据对齐偏差太大。

2.3 数据通道（Data Lane）

每个数据通道也是一个差分对——D0P/D0N、D1P/D1N……你有多少个lane，就有多少个差分对。在MIPI规范里，最少1个数据通道，最多4个。

数据通道的三种状态：

• HS-Idle：不传数据，差分对两端都拉到1.2V共模电平，处于“待命”状态
• HS-Tx：差分信号大幅摆幅（100-300mV），以高频率传数据。这时候就是真正的“高速链路”
• LP模式：单端信号，低速率工作用于控制和BTA（总线转向）

我记得有次项目里，数据通道的端接电阻出了问题——接收端的差分阻抗从100Ω变成了50Ω，信号反射严重，眼图的电压裕度直接归零。最后排查出来，是因为焊接时电阻焊错了位置。

2.4 物理连接与拓扑

下面这张图可以帮你在脑子里建立起D-PHY的物理连接结构。别小看这个框图，调线速的时候，你脑子里就得有这个拓扑：

从图里你能看到：每个通道（无论是数据还是时钟）在发送端和接收端各有一个差分对接口。所有通道都是独立布线的，不存在交叉。时钟通道为所有数据通道提供统一的采样基准。

2.5 通道与差分对的对应关系

我把关键的信息整理成表格，方便你调试时参考：

2.6 调试中常遇到的结构性问题

1. 差分对极性接反：DP接成了DN。结果是信号无法重建。我建议下板前用万用表打一下通断，确认一对线没有交叉。
2. 时钟通道端接不对：很多开发板为了省事，时钟通道和数据通道的端接电阻统一焊成50Ω到地。大错。差分端接一定要跨接在P和N之间，且是100Ω。
3. 数据通道悬空：如果你没用到的数据通道悬空了，会引入外部噪声。必须通过LP模式下的端接电阻拉到固定电平。
4. 通道布局不对称：数据通道0和1走线长度差超过10mm，高速下skew就会积累到UI外面去