第二章 参考时钟基本参数：频率、电压摆幅、上升/下降时间、占空比
做SerDes系统，选对参考时钟就成功了一半。这句话不是我说的，是业内老工程师们的共识。你可能会问，参考时钟不就是给个稳定的频率吗？其实没那么简单。频率、电压摆幅、上升/下降时间、占空比，这四个参数任何一个没选好，都可能让你的SerDes链路无法正常工作。
这一章我们就逐个拆解。我会结合自己踩过的坑，告诉你每个参数到底该怎么选。
2.1 频率——SerDes 的心跳节奏
参考时钟的频率，直接决定了SerDes能跑多快。你想想看，一条28Gbps的SerDes链路，参考时钟通常用156.25MHz或312.5MHz。为什么是这些值？因为SerDes内部的PLL（锁相环）会把参考时钟倍频到目标数据速率。
频率与数据速率的关系很简单：数据速率 = 参考时钟频率 × N（倍频系数）。N通常是一个带分数，由PLL配置决定。举个例子，25.78125Gbps的以太网速率，参考时钟常用156.25MHz，倍频系数就是165。
核心原则：参考时钟频率必须严格符合SerDes芯片手册的要求。差一点都不行。我曾经在一个25G项目中，用了157MHz的时钟源（想着就差一点点，应该没事），结果链路死活锁不定。后来换成标准的156.25MHz，一次就过了。嗯，从此我再也不敢在参考时钟频率上「差不多」了。
频率容差一般要求 ±50ppm 以内，高速SerDes（比如56Gbps PAM4）甚至会要求 ±20ppm。ppm是百万分之一，±50ppm对156.25MHz来说，就是允许偏差 ±7.8kHz。听起来很宽松对吧？但你要知道，这个偏差在PLL的输出端会被放大N倍，最终影响数据采样的相位裕量。
- 常见参考时钟频率：125MHz、156.25MHz、312.5MHz、644.53125MHz
- 频率稳定度：晶振温漂 + 老化，要留够余量
- 抖动的频率分量：参考时钟的相位噪声会直接影响PLL输出，尤其是带内噪声
我的选型习惯：先看SerDes手册要求的频率范围，再叠加工况温度范围选择晶振或XO。如果是多速率SerDes，还要考虑多个参考时钟频率是否都能支持。
2.2 电压摆幅——四种主流电平标准
参考时钟的电平标准，决定了信号能传多远、抗干扰能力如何。目前SerDes领域主流的四种标准是：LVPECL、LVDS、HCSL、CML。选哪个？得看你的速率、功耗和走线距离。
我直接给你一张对比表，这四种标准的差异一目了然：
| 参数 | LVPECL | LVDS | HCSL | CML |
|---|---|---|---|---|
| 电压摆幅 | ~800 mV | ~350 mV | ~700 mV | ~400 mV |
| 共模电压 | VCC − 1.3 V | ~1.2 V | 0.3 ~ 0.6 V | VCC − 0.2 V |
| 功耗 | 较高（~100 mW） | 低（~25 mW） | 中（~50 mW） | 中（~60 mW） |
| 最大速率 | > 10 Gbps | ~3.125 Gbps | ~6 Gbps | > 25 Gbps |
| 典型应用 | 高频时钟分配 | 板级短距互联 | PCIe 参考时钟 | SerDes 参考时钟 |
LVPECL：摆幅最大，抗干扰能力最强，但功耗也最高。适合长距离时钟分配。我早年做基站设备时，板间时钟就用的LVPECL，走线超过10英寸都没问题。但注意它的共模电压是VCC−1.3V，供电如果是3.3V，共模就是2.0V，AC耦合时要配相应的端接。
LVDS：摆幅小，功耗低，但速率上限有限。3.125Gbps以上就别用LVDS了。优点是共模电压固定1.2V，端接简单。我一般在板内短距时钟分配用LVDS，功耗优势很明显。
HCSL：PCIe生态的主力标准。摆幅700mV，共模0.3~0.6V，需要下拉电阻提供直流回路。HCSL的上升/下降时间通常很快（< 300ps），对参考时钟来说是好事。我最近几个PCIe Gen5项目都用的HCSL，很稳。
CML：SerDes参考时钟的首选。摆幅400mV，共模接近VCC，AC耦合后直接进SerDes芯片。我习惯在25Gbps以上的项目中使用CML时钟，信号完整性最好。
我曾经踩过的坑：有次选了个LVDS的参考时钟送给CML输入的SerDes，没仔细看共模电压范围。结果信号幅值不够，链路误码率高。后来加了电平转换芯片才搞定。记住：信号源的电平标准必须与SerDes输入要求匹配，不能混用。
2.3 上升/下降时间——边沿陡峭度与信号完整性
上升/下降时间直接影响参考时钟的抖动性能。你想想看，一个边沿很缓的时钟信号，经过接收端整形后，过零点会受噪声影响而随机偏移，这就是抖动。
典型要求：参考时钟的上升/下降时间通常为 200 ps ~ 500 ps（20% ~ 80%）。太慢（> 1 ns）会导致抖动明显增大；太快（< 100 ps）可能引起过冲和EMI问题。
- 对SerDes的影响：参考时钟的边沿抖动会直接传递给PLL，最终表现为数据采样时刻的随机抖动（RJ）。
- 测量方法：用高带宽示波器（带宽 > 4 GHz）测量，探头带宽要足够。我见过有人用500MHz的示波器测1ns的上升时间，结果测出来只有600ps，完全失真。
- 端接的影响：不合理的端接会恶化上升/下降时间，尤其是长走线配合大电容耦合时。
我的经验：实际测试时，除了看上升/下降时间值，还要看波形是否单调。非单调的边沿会在接收端产生多级阈值判断，直接增加确定性抖动（DJ）。如果发现边沿有回勾，先查端接和走线阻抗。
2.4 占空比要求——时钟对称性的隐形杀手
占空比，说白了就是时钟高电平时间占整个周期的比例。理想情况是50%。但实际电路中，由于驱动器的上升/下降时间不对称或直流偏置偏移，占空比会偏离50%。这就是占空比失真（DCD）。
占空比要求一般是多少？大多数SerDes要求参考时钟占空比在 45% ~ 55% 之间。部分高速SerDes会收严到 48% ~ 52%。
为什么占空比这么重要？因为参考时钟进入SerDes后，通常会被内部电路整形后再送给PLL。如果占空比偏离太大，整形电路的工作点会偏移，导致PLL参考路径上的相位误差。这个误差在高速SerDes中会直接吃掉眼图的水平张开度。
我曾经遇到过：一个10Gbps项目，参考时钟占空比测出来是54%，在规格范围内。但系统级测试时误码率始终偏高。排查了很久，最终发现是时钟源输出波形有轻微的非对称性，导致SerDes内部的占空比校正电路无法完全补偿。换上占空比50.1%的时钟源后，误码率直接降了两个数量级。
占空比恶化的常见原因：
- 驱动器上升/下降时间不对称：PMOS和NMOS的驱动能力不匹配
- 直流偏置偏移：AC耦合电容隔直后，偏置电阻没选对
- 走线阻抗不连续：反射导致波形畸变，过零点偏移
- 温度漂移：晶体振荡器在极端温度下占空比可能恶化
嗯，这里要注意：占空比问题往往不是孤立的。它跟上升/下降时间、电压摆幅都有关系。比如，上升时间比下降时间慢很多，占空比就会偏大（高电平变宽）。所以调试时要综合来看。
选型清单速查：
- 频率：严格按手册值，容差 ±50ppm 以内
- 电平标准：与SerDes输入匹配，优先CML（高速）或HCSL（PCIe生态）
- 上升/下降时间：200 ~ 500 ps，波形单调
- 占空比：45% ~ 55%，高要求项目收严到 48% ~ 52%
这一章的内容就到这里。四个参数——频率、电压摆幅、上升/下降时间、占空比——每一个都是选型时绕不开的硬指标。下一层我们会深入讨论抖动和相位噪声对SerDes链路的具体影响，这部分才是真正考验硬件工程师功底的地方。